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mouse-Verilog

《Verilog+HDL+程序設計教程》及配套源碼

verilog

標簽： Verilog HDL 程序設計教程

上傳時間： 2013-10-26

上傳用戶：linlin
verilog可綜合與不可綜合語句概述

關于Verilog中的可綜合語句和不可綜合語句的匯總介紹

標簽： verilog

上傳時間： 2013-11-27

上傳用戶：squershop
Verilog經典教程

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標簽： Verilog 教程

上傳時間： 2013-10-31

上傳用戶：waitingfy
宇聞著Verilog數字系統設計教程word版

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標簽： Verilog word 數字系統設計教程

上傳時間： 2013-11-03

上傳用戶：zhang_yi
宇聞著Verilog數字系統設計教程word版

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標簽： Verilog word 數字系統設計教程

上傳時間： 2013-10-11

上傳用戶：angle
《Verilog HDL程序設計與應用》

《Verilog HDL程序設計與實踐》系統講解了Verilog HDL的基本語法和高級應用技巧，對于每個知識點都按照開門見山、自頂向下的方式來組織內容，在介紹相關知識點之前，先告訴讀者其出現的背景、本質特征以及應用場景，讓讀者不僅掌握基本語法，還能夠獲得深層次理解。從結構上講，《Verilog HDL程序設計與實踐》以Verilog HDL的各方面開發為主線，遵照硬件應用系統開發的基本步驟和思路進行詳細講解，并穿插介紹ISE開發工具的操作技巧與注意事項，具備很強的可讀性、指導性和實用性。

標簽： Verilog HDL 程序設計

上傳時間： 2013-11-21

上傳用戶：silenthink
夏宇聞Verilog經典教程

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標簽： Verilog 教程

上傳時間： 2013-10-21

上傳用戶：zhangyi99104144
XAPP143-利用Verilog來創建CPLD設計

This Application Note covers the basics of how to use Verilog as applied to ComplexProgrammable Logic Devices. Various combinational logic circuit examples, such asmultiplexers, decoders, encoders, comparators and adders are provided. Synchronous logiccircuit examples, such as counters and state machines are also provided.

標簽： Verilog XAPP CPLD 143

上傳時間： 2013-11-11

上傳用戶：y13567890
Verilog編碼中的非阻塞性賦值

One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions

標簽： Verilog 編碼非阻塞性賦值

上傳時間： 2013-11-01

上傳用戶：xzt
Verilog Coding Style for Efficient Digital Design

In this paper, we discuss efficient coding and design styles using verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to race conditions in writing behavioral models. All theseproblems are accompanied by an example to have a better idea, and these can be taken care off if thesecoding guidelines are followed. Discussion of all the techniques is beyond the scope of this paper, however,here we try to cover a few of them.

標簽： Efficient Verilog Digital Coding

上傳時間： 2013-11-23

上傳用戶：我干你啊

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