Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用
標(biāo)簽： Verilog HDL CPU 編寫
上傳時(shí)間： 2013-12-24
上傳用戶：龍飛艇
Verilog HDL編寫的總線功能模型，十分有用，需要的下載
標(biāo)簽： Verilog HDL 編寫 總線
上傳時(shí)間： 2013-12-20
上傳用戶：ls530720646
一個(gè)電子中的verilog實(shí)驗(yàn)源代碼。適合verilog初學(xué)者學(xué)習(xí)參考
標(biāo)簽： verilog 電子 實(shí)驗(yàn) 初學(xué)者
上傳時(shí)間： 2014-12-05
上傳用戶：huyiming139
計(jì)數(shù)器 同步異步預(yù)置數(shù)清零 verilog hdl 編寫
標(biāo)簽： verilog hdl 計(jì)數(shù)器 編寫
上傳時(shí)間： 2013-12-18
上傳用戶：鳳臨西北
verilog 教程，介紹了用verilog語(yǔ)言寫硬件電路的描述語(yǔ)言。內(nèi)容詳細(xì)豐富！！是一不不錯(cuò)的教程
標(biāo)簽： verilog 教程
上傳時(shí)間： 2015-06-27
上傳用戶：天誠(chéng)24
Verilog HDL實(shí)現(xiàn)的I2C Slave模擬
標(biāo)簽： Verilog Slave HDL I2C
上傳時(shí)間： 2014-11-17
上傳用戶：ztj182002
mentor UART IP verilog源碼 以通過驗(yàn)證.
標(biāo)簽： verilog mentor UART IP
上傳時(shí)間： 2014-07-10
上傳用戶：dyctj
是用verilog寫的,解復(fù)接程序,可以把復(fù)接的反過來,一般用在解碼程序中!
標(biāo)簽： verilog 程序 解碼程序
上傳時(shí)間： 2015-07-02
上傳用戶：xinyuzhiqiwuwu
用verilog編寫的程序,用來計(jì)算誤碼率的,可以在編碼和解碼過程中用的到的!
標(biāo)簽： verilog 編寫 程序 計(jì)算
上傳時(shí)間： 2013-12-25
上傳用戶：zhyiroy
checksum fpga verilog
標(biāo)簽： checksum verilog fpga
上傳時(shí)間： 2014-01-22
上傳用戶：ruixue198909
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