verilog ADPLL file with testbench.v
標(biāo)簽： testbench verilog ADPLL file
上傳時(shí)間： 2015-07-09
上傳用戶：cx111111
完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件
標(biāo)簽： VERILOG USB 2.0 IP核
上傳用戶：維子哥哥
Verilog HDL的PLI子程序接口，用于與用戶C程序在2個(gè)方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，
標(biāo)簽： Verilog HDL PLI 程序接口
上傳時(shí)間： 2013-12-09
上傳用戶：kr770906
Thomas課本中的verilog例子。Thomas的verilog在可編程期間領(lǐng)域很有名
標(biāo)簽： verilog Thomas 可編程
上傳時(shí)間： 2013-12-16
上傳用戶：daoxiang126
crack for ModelSim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC design.
標(biāo)簽： Verilog VHDL and for
上傳時(shí)間： 2015-07-10
上傳用戶：15736969615
第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯
標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念
上傳時(shí)間： 2014-01-27
上傳用戶：sclyutian
非常多的verilog實(shí)例，對于剛?cè)腴T者比較有用
標(biāo)簽： verilog
上傳時(shí)間： 2015-07-14
上傳用戶：lwwhust
是一本好書,verilog HDL,a guide to digital design and synthesis
標(biāo)簽： synthesis verilog digital design
上傳用戶：熊少鋒
verilog源碼，可實(shí)現(xiàn)兩位的加法器，在xillinx foundation 3.1下驗(yàn)證通過
標(biāo)簽： verilog 源碼
上傳時(shí)間： 2014-11-18
上傳用戶：123啊
verilog編寫的狀態(tài)機(jī)檢測00100序列. 實(shí)現(xiàn) input:...011000010010000... output:...000000000100100... 并且 用測試模塊來驗(yàn)證狀態(tài)是否正確工作
標(biāo)簽： 000000000100100 011000010010000 verilog output
上傳用戶：ggwz258
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