基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 9.4.1 脈沖頻率的測量原理 9.4.2 頻率計的工作原理 9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 9.4.4 while循環(huán)語句的使用方法 9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.4.6 頻率計的Verilog-HDL描述 9.4.7 頻率計的硬件實現(xiàn)
標簽： Verilog-HDL 9.4 脈沖 頻率
上傳時間： 2013-12-01
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計的工作原理 9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 9.5.4 forever循環(huán)語句的使用方法 9.5.5 disable禁止語句的使用方法 9.5.6 時標信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.5.7 周期計的Verilog-HDL描述 9.5.8 周期計的硬件實現(xiàn) 9.5.9 周期測量模塊的設(shè)計與實現(xiàn)之二 9.5.10 改進型周期計的Verilog-HDL描述 9.5.11 改進型周期計的硬件實現(xiàn) 9.5.12 兩種周期計的對比
標簽： Verilog-HDL 周期 9.5 脈沖
上傳時間： 2015-09-16
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 9.6.3 改進型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.6.7 脈沖高低電平持續(xù)時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)
標簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進電機的控制 9.7.1 步進電機驅(qū)動的邏輯符號 9.7.2 步進電機驅(qū)動的時序圖 9.7.3 步進電機驅(qū)動的邏輯框圖 9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 9.7.6 步進電機驅(qū)動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進電機驅(qū)動的硬件實現(xiàn)
標簽： Verilog-HDL 步進電機驅(qū)動 9.7 硬件電路
上傳時間： 2014-01-23
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實現(xiàn) 9.8.4 單個運動漢字顯示的設(shè)計原理及其硬件實現(xiàn) 9.8.5 多個運動漢字顯示的設(shè)計原理及其硬件實現(xiàn)
標簽： Verilog-HDL 漢字顯示 9.8 256
上傳時間： 2013-12-31
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基本運算邏輯和它們的Verilog HDL模型
上傳時間： 2015-09-17
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disable mouse for access program
標簽： disable program access mouse
上傳時間： 2015-09-19
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Verilog.pdf。有Verilog的大量范例。適合于想動手設(shè)計芯片的人。
上傳時間： 2014-10-10
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原創(chuàng)VERILOG HDL 實現(xiàn)CACHE的操作，有需要請下載
上傳時間： 2015-09-20
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8BIT MCU 的VERILOG代碼實現(xiàn)，具有一定的參考價值
上傳時間： 2015-09-20
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