介紹了一種采用硬件控制的自動數(shù)據(jù)采集系統(tǒng)的設計方法，包括數(shù)字系統(tǒng)自頂向下的設計思路、Verilog HDL對系統(tǒng)硬件的描述和狀態(tài)機的設計以及MAX+plusII開發(fā)軟件的仿真。設計結果表明：該采集系統(tǒng)具有很高的實用價值，極大地提高了系統(tǒng)的信號處理能力。
標簽： 硬件 控制 數(shù)據(jù)采集系統(tǒng) 自動
上傳時間： 2016-07-01
上傳用戶：czl10052678
在LP2900工作平臺上，利用MAX+plusII開發(fā)軟件，設計各個模塊編程實現(xiàn)基本模型計算機，其中最主要的是CPU的設計。 獨立完成運算器的設計，并下載仿真
標簽： 2900 LP
上傳時間： 2014-12-22
上傳用戶：15071087253
使用vriloge硬件描述語言設計數(shù)字頻率計，其對于高頻測量精確，可測范圍0—99999999HZ，在MAX+plusII中運行通過并在實驗箱上運行通過達到要求
標簽： vriloge 硬件描述語言 數(shù)字頻率計
上傳時間： 2016-08-29
上傳用戶：無聊來刷下
文中介紹了QPSK調制解調的原理，并基于FPGA實現(xiàn)了QPSK調制解調電路。MAX+plusII環(huán)境下的仿真結果表明了該設計的正確性。
標簽： QPSK 調制解調
上傳時間： 2017-08-08
上傳用戶：hoperingcong
使用VHDL語言編寫的簡易數(shù)字存儲示波器，用MAX+plusII仿真驗證。VHDL編寫了采樣、存儲寫、存儲讀和顯示4個模塊。采樣使用ADC0809，存儲器使用6264，顯示使用DAC0832。
標簽： VHDL 語言 編寫 數(shù)字存儲示波器
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一個用VHDL編寫的秒表程序，可用Max+plusII仿真
標簽： VHDL 編寫 程序
上傳時間： 2017-09-07
上傳用戶：xiaoxiang
使用Altera的MAX+plusII設計了一個補碼運算器，文檔里包含了詳細的設計原理及完整電路
標簽： MAX+plusII 補碼運算
上傳時間： 2015-02-26
上傳用戶：赫爾辛根
Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應商之一。Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學的EDA軟件。在Max+plusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。
標簽： 計算機組成原理
上傳時間： 2013-05-22
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