隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，risc軟核處理器的研究與開發(fā)設(shè)計開始受到了人們的重視?；贔PGA的risc軟核處理器在各個行業(yè)開始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來越廣泛的應(yīng)用前景。 該論文在研究了大量國內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上，總結(jié)了risc處理器發(fā)展的現(xiàn)狀與水平。認(rèn)真分析了risc處理器的基本結(jié)構(gòu)，包括總線結(jié)構(gòu)，流水線處理的原理，以及流水線數(shù)據(jù)通路和流水線控制的原理；并詳細(xì)分析了該設(shè)計采用的指令集——MIPS指令集的內(nèi)在結(jié)構(gòu)。設(shè)計出了一個32位risc軟核處理器，這個軟核處理器采用五級流水線結(jié)構(gòu)，能完成加法、減法、邏輯與、邏輯或、左移右移等算術(shù)邏輯操作，以及它們的組合操作。通過軟件仿真和在Altera的FPGA開發(fā)板上進(jìn)行驗證，證明了所設(shè)計的32位risc處理器能準(zhǔn)確的執(zhí)行所選用的MIPS指令集，運行速度能達(dá)到30MHz，功能良好。 通過對所設(shè)計對象特點及其可行性的研究，選用了Altera公司QuartusⅡ軟件作為設(shè)計與仿真驗證的環(huán)境。在設(shè)計方法上，該課題采用了自頂向下的設(shè)計方法。在設(shè)計過程中采用了邊設(shè)計邊驗證這種設(shè)計與驗證相結(jié)合的設(shè)計流程，大大提高了設(shè)計的可靠性。該課題在設(shè)計過程中還提出了兩個有效的設(shè)計思路：第一是在32位寄存器的設(shè)計中利用FPGA的內(nèi)部RAM資源來設(shè)計，減少了傳輸延時，提高了運行速度，并大大減少了對FPGA內(nèi)部資源的占用；第二是在系統(tǒng)架構(gòu)上采用了柔性化的設(shè)計方法，使得設(shè)計可以根據(jù)實際的需求適當(dāng)?shù)脑鰷p相應(yīng)的部件，以達(dá)到需求與性能的統(tǒng)一。這兩個方法都有效地解決了設(shè)計中出現(xiàn)的問題，提高了處理器的性能。
標(biāo)簽： FPGA risc 處理器
上傳時間： 2013-07-21
上傳用戶：caozhizhi
·英文原版書籍：Guide to risc Processors For Programmers and Engineers
標(biāo)簽： nbsp Programmers Processors Engineers
上傳時間： 2013-06-27
上傳用戶：zzy7826
Building a risc System in an FPGA
標(biāo)簽： Building System risc FPGA
上傳時間： 2013-09-04
上傳用戶：朗朗乾坤
本文首先介紹了語音編碼實現(xiàn)領(lǐng)域發(fā)展?fàn)顩r，然后對DSP平臺上實現(xiàn)語音標(biāo)準(zhǔn)進(jìn)行了較為詳細(xì)的研究和闡述，最后給出了基于risc處理器平臺上語音標(biāo)準(zhǔn)的一個系統(tǒng)實現(xiàn).
標(biāo)簽： ACELP risc 處理器 移植
上傳時間： 2013-10-20
上傳用戶：Bunyan
8位risc CPU的VERILOG編程 SOURCECODE
標(biāo)簽： SOURCECODE VERILOG risc CPU
上傳時間： 2015-01-09
上傳用戶：Andy123456
幾個VHDL的源代碼和和一個本人編寫的5級流水線risc CPU的代碼
標(biāo)簽： VHDL risc CPU 源代碼
上傳時間： 2013-12-02
上傳用戶：jyycc
risc的指令VerilogHDL實現(xiàn)
標(biāo)簽： VerilogHDL risc 指令
上傳時間： 2014-10-31
上傳用戶：dianxin61
詳細(xì)的介紹了risc技術(shù)，是不可多得的入門讀物
標(biāo)簽： risc
上傳時間： 2014-11-27
上傳用戶：busterman
這是一個很好的Verilog 編寫的8位risc CPU源碼（可做為MCU），并且包括完整的C 語言的測試代碼。
標(biāo)簽： Verilog risc CPU MCU
上傳時間： 2014-01-05
上傳用戶：李夢晗
這是一個Verilog HDL編寫的risc cpu的程序，該程序共10個子程序，實現(xiàn)了簡單的risc cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計方法。該程序通過了modelsim仿真驗證。
標(biāo)簽： Verilog risc HDL cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
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