rs-BCH REED SOLUMEN 信道編碼糾錯碼算法，用MATLAB編程
上傳時間： 2015-09-11
上傳用戶：PresidentHuang
這是對于RS和BCH進行譯碼的matlab實現
上傳時間： 2013-12-17
上傳用戶：guanliya
RS碼和BCH碼譯碼的MATLAB源文件，可以作為C代碼的參考
上傳時間： 2013-12-18
上傳用戶：13188549192
Description: The programm generates encoder for CRC-, BCH- and RS-Codes. The command line options of the tools can be displayed with -h !
標簽： Description The generates RS-Codes
上傳時間： 2016-06-25
上傳用戶：ikemada
第1章 用于可靠數字傳輸和存儲的編碼 第2章 代數引論 第3章 線性分組碼 第4章 重要的線性分組嗎 第5章 循環碼 第6章 二進制BCH碼 第7章 非二進制BCH碼、RS碼及其譯碼算法 第8章 大數邏輯可譯碼有限幾何碼 第9章 線性分組碼的網絡 第10章 基于可靠性的線性分組碼軟判決譯碼算法 第11章 卷積碼 第12章 卷積碼的最優譯碼 第13章 卷積碼的次優譯碼 第14章 基于網絡的軟判決譯碼算法 第15章 級聯編碼、碼分解與多階段譯碼 第16章 Turbo編碼 第17章 低密度單奇偶校驗碼 第18章 網絡編碼調制 第19章 分組編碼調制 第20章 糾突發錯誤碼 第21章 糾突發錯誤卷積碼 第22章 自動請求重傳（ARQ）策略 附錄A 伽羅華域的表 附錄B GF（2m）中元素的最小多項式 附錄C 長度至2 10-1的二進制本原BCH碼的生成多項式 9.6 卷積碼
上傳時間： 2014-01-10
上傳用戶：fnhhs
研制發射微小衛星，是我國利用空間技術服務經濟建設、造福人類的重要途徑。現代微小衛星在短短20年里能取得長足的發展，主要取決于微小衛星自身的一系列特點：重量輕，體積小，成本低，性能高，安全可靠，發射方便、快捷靈活等。在衛星通信系統中，由于傳輸信道的多徑和各種噪聲的影響，信號在接收端會引起差錯，通過信道編碼環節，可對這些不可避免的差錯進行檢測和糾正。 在微小衛星通信鏈路中，信道編碼器的任務是差錯控制。本文采用符合空間數據系統咨詢委員會CCSDS標準的鏈接碼進行信道編碼，即內碼為（2，1，6）的卷積碼，外碼為（255，223）的RS碼，中間進行交織操作。其中，里德-索羅蒙碼(簡稱RS碼)是一種重要的非二進制BCH碼，是分組碼中糾錯能力最強的糾錯碼，一次可以糾正多個突發錯誤，廣泛地用于空間通信中。 本文針對南京航空航天大學自行研制的微小衛星通信分系統的技術要求，在用SystemView和C語言仿真的基礎上，用硬件描述語言Verilog設計了RS（255，223）編碼器和譯碼器，使用Modelsim軟件進行了功能仿真，并通過Xilinx公司的軟件ISE對設計進行綜合、布局布線，最后生成可下載的比特流文件下載到Xilinx公司的型號為XC3S2000的FPGA芯片中，完成了電路的設計并實現了編碼譯碼的功能，表明本文設計的信道編解碼器的正確性和實用性，滿足了微小衛星通信分系統的技術要求。
上傳時間： 2013-08-01
上傳用戶：lili123
計算機通信與rs-232接口實用指南
上傳時間： 2013-06-13
上傳用戶：eeworm
專輯類-數字處理及顯示技術專輯-106冊-9138M 計算機通信與rs-232接口實用指南-549頁-11.2M.pdf
上傳時間： 2013-07-14
上傳用戶：wc412467303
RS-232／RS-485 無源轉換電路設計
上傳時間： 2013-06-30
上傳用戶：rocwangdp
隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
上傳時間： 2013-04-24
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