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Telecommunications Essentials Global Source

In this updated and expanded edition of her excellent telecommunications primer, Lili explains in just the right detail everything you need to know to become fluent in this most important and fascinating industry. Besides including a satisfying amount of expert technical detail, the book also discusses equally crucial aspects of how communications technology affects society, culture, and politics. Electronic communications is changing the world for the better; learn from Lili's expertise how you, too, can participate in the revolution." Steve Riley, senior security strategist, Microsoft Corporation

標簽： Telecommunications Essentials Global Source

上傳時間： 2020-06-01

上傳用戶：shancjb
AT89C2051設計超聲波測距儀.rar

通過超聲波發射裝置發出超聲波，根據接收器接到超聲波時的時間差就可以知道距離了。這與雷達測距原理相似。超聲波發射器向某一方向發射超聲波，在發射時刻的同時開始計時，超聲波在空氣中傳播，途中碰到障礙物就立即返回來，超聲波接收器收到反射波就立即停止計時。（超聲波在空氣中的傳播速度為340m/s，根據計時器記錄的時間t，就可以計算出發射點距障礙物的距離(s)，即：s=340t/2）

標簽： C2051 2051 89C

上傳時間： 2013-04-24

上傳用戶：1054154823
微電腦型數學演算式隔離傳送器

特點：精確度0.1%滿刻度可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設計尺寸小,穩定性高

標簽： 微電腦數學演算隔離傳送器

上傳時間： 2014-12-23

上傳用戶：ydd3625
相敏檢波電路鑒相特性的仿真研究

分析了調幅信號和載波信號之間的相位差與調制信號的極性的對應關系,得出了相敏檢波電路輸出電壓的極性與調制信號的極性有對應關系的結論。為了驗證相敏檢波電路的這一特性,給出3 個電路方案,分別選用理想元件和實際元件,采用Multisim 對其進行仿真實驗,直觀形象地演示了相敏檢波電路的鑒相特性,是傳統的實際操作實驗所不可比擬的。關鍵詞:相敏檢波;鑒相特性;Multisim;電路仿真 Abstract : The corresponding relation between modulation signal polarity and difference phases of amplitudemodulated signal and the carrier signal ,the polarity of phase2sensitive detecting circuit output voltage and the polarity of modulation signal are correspondent . In order to verify this characteristic ,three elect ric circuit s plans are produced ,idea element s and actual element s are selected respectively. Using Multisim to carry on a simulation experiment ,and then demonst rating the phase detecting characteristic of the phase sensitive circuit vividly and directly. Which is t raditional practical experience cannot be com pared.Keywords :phase sensitive detection ;phase2detecting characteristic ;Multisim;circuit simulation

標簽： 相敏檢波電路仿真研究鑒相

上傳時間： 2013-11-23

上傳用戶：guanhuihong
時鐘分相技術應用

摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。關鍵詞: 時鐘分相技術; 應用中圖分類號: TN 79　　文獻標識碼:A 　　文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處理。 1　時鐘分相技術我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就可以提高為原來的4 倍(如圖1b 所示)。以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。近年來半導體技術的發展, 使高質量的分相功能在一片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都比較小。因此在我們的設計中, 通常用一個低頻、高精度的晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分相時鐘。這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2　應用實例 2. 1　應用在接入網中在通訊系統中, 由于要減少傳輸上的硬件開銷, 一般以串行模式傳輸圖3　時鐘分為4 個相位數據, 與其同步的時鐘信號并不傳輸。但本地接收到數據時, 為了準確地獲取數據, 必須得到數據時鐘, 即要獲取與數據同步的時鐘信號。在接入網中, 數據傳輸的結構如圖2 所示。數據以68MBös 的速率傳輸, 即每個bit 占有14. 7ns 的寬度, 在每個數據幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分相, 成功地實現了同步時鐘的獲取, 這部分電路目前已實際地應用在某通訊系統的接入網中。 2. 2　高速數據采集系統中的應用高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部分。高速的ADC 價格昂貴, 而且系統設計難度很高。以前就有人考慮使用多個低速圖5　分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較大的孔徑晃動(Aperture J itters) , 無法達到很好的時間分辨。現在使用時鐘分相芯片, 我們可以把分相技術應用在高速數據采集系統中: 以4 分相后圖6　分相技術提高系統的數據采集率的80MHz 采樣時鐘分別作為ADC 的轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。在每一采集通道中, 輸入信號經過緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個采集通道采集的是同一信號, 不過采樣點依次相差90°相位。通過存儲器中的數據重組, 可以使系統時鐘為80MHz 的采集系統達到320MHz 數據采集率(如圖6 所示)。 3　總結靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并避免了高速數字電路設計中一些問題, 降低了系統設計的難度。

標簽： 時鐘分相技術應用

上傳時間： 2013-12-17

上傳用戶：xg262122
一種無片外電容LDO的瞬態增強電路設計

利用RC高通電路的思想，針對LDO提出了一種新的瞬態增強電路結構。該電路設計有效地加快了LDO的瞬態響應速度，而且瞬態增強電路工作的過程中，系統的功耗并沒有增加。此LDO芯片設計采用SMIC公司的0.18 μm CMOS混合信號工藝。仿真結果表明：整個LDO是靜態電流為3.2 μA；相位裕度保持在90.19°以上；在電源電壓為1.8 V，輸出電壓為1.3 V的情況下，當負載電流在10 ns內由100 mA降到50 mA時，其建立時間由原來的和28 μs減少到8 μs；而在負載電流為100 mA的條件下，電源電壓在10 ns內，由1.8 V跳變到2.3 V時，輸出電壓的建立時間由47 μs降低為15 μs。

標簽： LDO 無片外電容瞬態電路設計

上傳時間： 2013-12-20

上傳用戶：niumeng16
80C51特殊功能寄存器地址表

/*--------- 8051內核特殊功能寄存器 -------------*/ sfr ACC = 0xE0; //累加器 sfr B = 0xF0; //B 寄存器 sfr PSW = 0xD0; //程序狀態字寄存器 sbit CY = PSW^7; //進位標志位 sbit AC = PSW^6; //輔助進位標志位 sbit F0 = PSW^5; //用戶標志位0 sbit RS1 = PSW^4; //工作寄存器組選擇控制位 sbit RS0 = PSW^3; //工作寄存器組選擇控制位 sbit OV = PSW^2; //溢出標志位 sbit F1 = PSW^1; //用戶標志位1 sbit P = PSW^0; //奇偶標志位 sfr SP = 0x81; //堆棧指針寄存器 sfr DPL = 0x82; //數據指針0低字節 sfr DPH = 0x83; //數據指針0高字節 /*------------ 系統管理特殊功能寄存器 -------------*/ sfr PCON = 0x87; //電源控制寄存器 sfr AUXR = 0x8E; //輔助寄存器 sfr AUXR1 = 0xA2; //輔助寄存器1 sfr WAKE_CLKO = 0x8F; //時鐘輸出和喚醒控制寄存器 sfr CLK_DIV = 0x97; //時鐘分頻控制寄存器 sfr BUS_SPEED = 0xA1; //總線速度控制寄存器 /*----------- 中斷控制特殊功能寄存器 --------------*/ sfr IE = 0xA8; //中斷允許寄存器 sbit EA = IE^7; //總中斷允許位 sbit ELVD = IE^6; //低電壓檢測中斷控制位 8051

標簽： 80C51 特殊功能寄存器地址

上傳時間： 2013-10-30

上傳用戶：yxgi5
AVR單片機數碼管秒表顯示

#include<iom16v.h> #include<macros.h> #define uint unsigned int #define uchar unsigned char uint a,b,c,d=0; void delay(c) { for for(a=0;a<c;a++) for(b=0;b<12;b++); }; uchar tab[]={ 0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,

標簽： AVR 單片機數碼管

上傳時間： 2013-10-21

上傳用戶：13788529953
采用FPGA的多路高壓IGBT驅動觸發器研制

為有效控制固態功率調制設備,提高系統的可調性和穩定性,介紹了一種基于現場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發器的設計方法和實現電路。該觸發器可選擇內或外觸發信號,可遙控或本控,能產生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發生器的要求,提高了脈沖功率調制系統的性能。

標簽： FPGA IGBT 多路驅動

上傳時間： 2013-10-22

上傳用戶：zhulei420
采用高速串行收發器Rocket I/O實現數據率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發器

上傳時間： 2013-11-06

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