針對主控制板上存儲器(SRAM) 存儲的數(shù)據(jù)量小和最高頻率低的情況,提出了基于SDR Sdram(同步動態(tài)RAM) 作為主存儲器的LED 顯示系統(tǒng)的研究。在實驗中,使用了現(xiàn)場可編程門陣列( FPGA) 來實現(xiàn)各模塊的邏輯功能。最終實現(xiàn)了對L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個像素點,基于相同條件,比靜態(tài)內(nèi)存控制的面積大了一倍,驗證了動態(tài)內(nèi)存核[7 ]的實用性。
上傳時間： 2013-08-21
上傳用戶：sjw920325
ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.
上傳時間： 2013-11-13
上傳用戶：takako_yang
ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.
上傳時間： 2013-10-23
上傳用戶：半熟1994
標準SDR SDRAM控制器參考設(shè)計，Lattice提供的verilog源代碼
上傳時間： 2015-04-14
上傳用戶：frank1234
Sdr SDRAM控制器參考設(shè)計,很好的
上傳時間： 2015-10-27
上傳用戶：manlian
Hynix公司8M byte sdr sdram的verilog語言仿真實現(xiàn)。
上傳時間： 2014-12-04
上傳用戶：h886166
詳細介紹了ALTERA器件的IP CORE以及如何使用SDR SDRAM CONTROL
上傳時間： 2016-04-12
上傳用戶：685
針對主控制板上存儲器(SRAM) 存儲的數(shù)據(jù)量小和最高頻率低的情況,提出了基于SDR Sdram(同步動態(tài)RAM) 作為主存儲器的LED 顯示系統(tǒng)的研究。在實驗中,使用了現(xiàn)場可編程門陣列( FPGA) 來實現(xiàn)各模塊的邏輯功能。最終實現(xiàn)了對L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個像素點,基于相同條件,比靜態(tài)內(nèi)存控制的面積大了一倍,驗證了動態(tài)內(nèi)存核[7 ]的實用性。
上傳時間： 2013-12-18
上傳用戶：c12228
標準SDR SDRAM控制器參考設(shè)計_verilog_lattice\sdr_ctrl.v
標簽： verilog_latticesdr_ctrl SDRAM SDR 標準
上傳時間： 2016-08-28
上傳用戶：hullow
標準SDR SDRAM控制器參考設(shè)計，有助于大家學習和參考
上傳時間： 2014-01-14
上傳用戶：小寶愛考拉
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
