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sdrAM-mt

基于FPGA的SDRAM設計

原版的外文書，基于FPGA的SDRAM設計，相信大家都會感興趣！

標簽： SDRAM FPGA

上傳時間： 2013-08-19

上傳用戶：heart_2007
基于SDR Sdram(同步動態RAM) 作為主存儲器的LED 顯示系統的研究

針對主控制板上存儲器(SRAM) 存儲的數據量小和最高頻率低的情況,提出了基于SDR Sdram(同步動態RAM) 作為主存儲器的LED 顯示系統的研究。在實驗中,使用了現場可編程門陣列( FPGA) 來實現各模塊的邏輯功能。最終實現了對L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個像素點,基于相同條件,比靜態內存控制的面積大了一倍,驗證了動態內存核[7 ]的實用性。

標簽： Sdram SDR RAM LED

上傳時間： 2013-08-21

上傳用戶：sjw920325
SDRAM控制模塊；圖象采集系統說明性穩當；DSP圖象采集系統。SDRAM作為存儲器。

SDRAM控制模塊；圖象采集系統說明性穩當；DSP圖象采集系統。SDRAM作為存儲器。

標簽： SDRAM DSP 圖象采集

上傳時間： 2013-08-23

上傳用戶：plsee
SDRAM與DDR布線指南

SDRAM與DDR布線指南

標簽： SDRAM DDR 布線

上傳時間： 2013-11-22

上傳用戶：guobing703
利用Virtex-6控制器提升DDR SDRAM的效率

　　廠商把產品命名為DDR3-1600，則意味著該廠商將規定該SDRAM器件的峰值傳輸速率定為1，600MT/s。雖然這些器件確實能夠達到所規定的傳輸速率，但在實際工作負載情況下卻不能持續保持該速率。原因在于行地址沖突、數據總線轉換損耗、寫恢復等都會降低器件的峰值傳輸速率

標簽： Virtex SDRAM DDR 控制器

上傳時間： 2013-12-12

上傳用戶：jkhjkh1982
SDRAM的原理和時序

SDRAM的原理和時序 SDRAM內存模組與基本結構我們平時看到的SDRAM都是以模組形式出現，為什么要做成這種形式呢？這首先要接觸到兩個概念：物理Bank與芯片位寬。1、物理Bank 傳統內存系統為了保證CPU的正常工作，必須一次傳輸完CPU在一個傳輸周期內所需要的數據。而CPU在一個傳輸周期能接受的數據容量就是CPU數據總線的位寬，單位是bit（位）。當時控制內存與CPU之間數據交換的北橋芯片也因此將內存總線的數據位寬等同于CPU數據總線的位寬，而這個位寬就稱之為物理Bank（Physical Bank，下文簡稱P-Bank）的位寬。所以，那時的內存必須要組織成P-Bank來與CPU打交道。資格稍老的玩家應該還記得Pentium剛上市時，需要兩條72pin的SIMM才能啟動，因為一條72pin -SIMM只能提供32bit的位寬，不能滿足Pentium的64bit數據總線的需要。直到168pin-SDRAM DIMM上市后，才可以使用一條內存開機。不過要強調一點，P-Bank是SDRAM及以前傳統內存家族的特有概念，RDRAM中將以通道（Channel）取代，而對于像Intel E7500那樣的并發式多通道DDR系統，傳統的P-Bank概念也不適用。2、芯片位寬上文已經講到SDRAM內存系統必須要組成一個P-Bank的位寬，才能使CPU正常工作，那么這個P-Bank位寬怎么得到呢？這就涉及到了內存芯片的結構。每個內存芯片也有自己的位寬，即每個傳輸周期能提供的數據量。理論上，完全可以做出一個位寬為64bit的芯片來滿足P-Ban k的需要，但這對技術的要求很高，在成本和實用性方面也都處于劣勢。所以芯片的位寬一般都較小。臺式機市場所用的SDRAM芯片位寬最高也就是16bit，常見的則是8bit。這樣，為了組成P-Bank所需的位寬，就需要多顆芯片并聯工作。對于16bi t芯片，需要4顆（4×16bit=64bit）。對于8bit芯片，則就需要8顆了。以上就是芯片位寬、芯片數量與P-Bank的關系。P-Bank其實就是一組內存芯片的集合，這個集合的容量不限，但這個集合的總位寬必須與CPU數據位寬相符。隨著計算機應用的發展，

標簽： SDRAM 時序

上傳時間： 2013-11-04

上傳用戶：zhuimenghuadie
利用FPGA實現SDRAM控制器的設計

FPGA的應用，sdram

標簽： SDRAM FPGA 控制器

上傳時間： 2014-12-28

上傳用戶：aesuser
基于FPGA的DDR2 SDRAM存儲器用戶接口設計

使用功能強大的FPGA來實現一種DDR2 SDRAM存儲器的用戶接口。該用戶接口是基于XILINX公司出產的DDR2 SDRAM的存儲控制器，由于該公司出產的這種存儲控制器具有很高的效率，使用也很廣泛，可知本設計具有很大的使用前景。本設計通過采用多路高速率數據讀寫操作仿真驗證，可知其完全可以滿足時序要求，由綜合結果可知其使用邏輯資源很少，運行速率很高，基本可以滿足所有設計需要。

標簽： SDRAM FPGA DDR2 存儲器

上傳時間： 2013-11-07

上傳用戶：GavinNeko
SDRAM Controller

SDRAM Controller

標簽： Controller SDRAM

上傳時間： 2013-12-14

上傳用戶：zuozuo1215
ref sdr sdram vhdl代碼

ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.

標簽： sdram vhdl ref sdr

上傳時間： 2013-11-13

上傳用戶：takako_yang