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sdram-mt

  • VHDL的SDRAM控制代碼

    這是我的基于VHDL的SDRAM源代碼,是用VHDL語言編寫的程序

    標(biāo)簽: VHDL SDRAM

    上傳時間: 2015-03-31

    上傳用戶:georgejong

  • 鎂光sdram的模型及測試代碼(verilog)

    鎂光用Verilog 編寫的sdram的模型及測試代碼,可以在沒有開發(fā)板的情況下練習(xí)sdram的操作

    標(biāo)簽: verilog sdram 鎂光 模型 測試代碼

    上傳時間: 2016-06-03

    上傳用戶:靈泉閣主

  • SDRAM相位角計算

    SDRAM相位角計算,操作記錄詳細(xì),適合新手入門。

    標(biāo)簽: SDRAM 相位 計算

    上傳時間: 2018-10-24

    上傳用戶:502196756

  • ml505開發(fā)板驅(qū)動200Mhz的sdram

    xilinx的ml505開發(fā)板驅(qū)動SDRAM例程

    標(biāo)簽: sdram 505 200 Mhz ml 開發(fā)板 驅(qū)動

    上傳時間: 2019-08-27

    上傳用戶:蒙奇D小鬼

  • 基于FPGA的SDRAM控制器的設(shè)計與實現(xiàn)簡介

    該文檔為基于FPGA的SDRAM控制器的設(shè)計與實現(xiàn)簡介文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………

    標(biāo)簽: fpga sdram 控制器

    上傳時間: 2021-11-23

    上傳用戶:

  • JESD79-3C_DDR3 SDRAM

    JESD79-3C_DDR3 SDRAM,DDR3最新規(guī)范

    標(biāo)簽: jesd79 sdram

    上傳時間: 2021-11-29

    上傳用戶:aben

  • 基于FPGA設(shè)計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明 DR

    基于FPGA設(shè)計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明,DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數(shù)據(jù)寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ps/1psmodule top(input                        clk,input                        rst_n,output[1:0]                  led,output                       sdram_clk,     //sdram clockoutput                       sdram_cke,     //sdram clock enableoutput                       sdram_cs_n,    //sdram chip selectoutput                       sdram_we_n,    //sdram write enableoutput                       sdram_cas_n,   //sdram column address strobeoutput                       sdram_ras_n,   //sdram row address strobeoutput[1:0]                  sdram_dqm,     //sdram data enable output[1:0]                  sdram_ba,      //sdram bank addressoutput[12:0]                 sdram_addr,    //sdram addressinout[15:0]                  sdram_dq       //sdram data);parameter MEM_DATA_BITS          = 16  ;        //external memory user interface data widthparameter ADDR_BITS              = 24  ;        //external memory user interface address widthparameter BUSRT_BITS             = 10  ;        //external memory user interface burst widthparameter BURST_SIZE             = 128 ;        //burst sizewire                             wr_burst_data_req;       // from external memory controller,write data request ,before data 1 clockwire                             wr_burst_finish;         // from external memory controller,burst write finish

    標(biāo)簽: fpga sdram verilog quartus

    上傳時間: 2021-12-18

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  • JESD79-5 DDR5 Spec

    JESD DDR SpecDDR5 SDRAM的主要特性是芯片容量,而不僅僅是更高的性能和更低的功耗。DDR5預(yù)計將帶來4266至6400 MT / s的I / O速度,電源電壓降至1.1 V,允許的波動范圍為3%(即±0.033V)。每個模塊使用兩個獨立的32/40位通道(不使用/或使用ECC)。此外,DDR5將具有改進的命令總線效率(因為通道將具有其自己的7位地址(添加)/命令(Cmd)總線),更好的刷新方案以及增加的存儲體組以獲得額外的性能

    標(biāo)簽: jesd79 ddr5

    上傳時間: 2022-02-02

    上傳用戶:qdxqdxqdxqdx

  • 基于FPGA的SDRAM串口實驗

    基于FPGA的SDRAM串口實驗,verilog語言編寫

    標(biāo)簽: fpga sdram 串口

    上傳時間: 2022-04-26

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  • FPGA作為ARM的SDRAM使用的LPC3250與FPGA接口程序

    FPGA作為ARM的SDRAM使用的LPC3250與FPGA接口程序,適合感興趣的學(xué)習(xí)者學(xué)習(xí),可以提高自己的能力,大家可以多交流哈

    標(biāo)簽: fpga arm sdram lpc3250 接口

    上傳時間: 2022-05-21

    上傳用戶:1208020161

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