一、Rainbow Blaster 的特性Rainbow Blaster全面兼容Altera的USB Blaster下載電纜，通過計(jì)算機(jī)的USB接口可對Altera的FPGA/CPLD以及配置芯片進(jìn)行編程、調(diào)試等操作。支持的Altera FPGA/CPLD器件如下：l Stratix II、Stratix GX及Stratix系列l(wèi) Cyclone II及Cyclone系列l(wèi) APEX II 及APEX 20K系列l(wèi) ACEX 1Kl Mercuryl FLEX 10K、FLEX 10KE和FLEX 10KA全系列l(wèi) Excaliburl MAX 3000、MAX 7000和MAX II全系列支持的配置芯片如下：l EPC2, EPC4, EPC8, EPC16, EPC1441l EPCS1, EPCS4, EPCS16,EPCS64支持的目標(biāo)板IO電壓：l 1.5V、1.8V、2.5V、3.3V、5V二、Rainbow Blaster工作需求1.軟件需求：l Windows 2000 和XP 操作系統(tǒng)。l 需要安裝QuartusII4.0 及以上版本。l Quartus II Programmer (編程或配置操作需要)l Quartus II signalTap II Logic Analyzer (邏輯分析操作需要)2. 電源需求：l 從USB 電纜的PC 端提供直流5.0V；l 從目標(biāo)板下載接口提供直流1.5V 至5.0V。三、硬件連接請按如下步驟順序操作：1. 關(guān)掉目標(biāo)板電源。2. 將USB 電纜一端（大口）接到PC 或筆記本電腦上的USB 接口，另一端（小口）接到Rainbow Blaster。3. 將Rainbow Blaster 的10PIN Female（母頭）接頭按照方向指示連接到目標(biāo)
標(biāo)簽： Rainbow Blaster 1.0 使用手冊
上傳時(shí)間： 2013-10-15
上傳用戶：yd19890720
針對使用硬件描述語言進(jìn)行設(shè)計(jì)存在的問題，提出一種基于FPGA并采用DSP Builder作為設(shè)計(jì)工具的數(shù)字信號(hào)處理器設(shè)計(jì)方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個(gè)12階FIR 低通數(shù)字濾波器，通過Quartus 時(shí)序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設(shè)計(jì)進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計(jì)的FIR 濾波器功能正確，性能良好。 Abstract: Aiming at the problems in designing DSP using HDL，a method of designing DSP based on FPGA which using DSP Builder as designed tool is pointed out.A 12-order low-pass FIR digital filter was designed according to the process of Matlab/Simulink/DSP Builder/QuartusⅡ, and the design was verified by the timing simulation based on QuartusⅡand practical test based on signalTapⅡ. The result shows the designed filter is correct in function and good in performance.
標(biāo)簽： Builder FPGA DSP 數(shù)字信號(hào)處理器
上傳時(shí)間： 2013-11-17
上傳用戶：lo25643
QuartusⅡ軟件的安裝方法和工程的基本設(shè)計(jì)流程； 通過簡單的實(shí)例演示各流程以及常用工具的使用方法，熟悉QuartusⅡ軟件的用戶界面、常用工具和設(shè)計(jì)流程； 宏功能模塊的配置和signalTapⅡ邏輯分析儀的使用方法。
上傳時(shí)間： 2017-08-17
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第一章、ALTERA QUATUSII 5.0 使用介紹...................................... 3 1. 概述.................................................................. 3 2. QUATUSII 設(shè)計(jì)過程..................................................... 5 2.1. 建立工程.......................................................... 5 2.2. 建立設(shè)計(jì).......................................................... 6 2.2.1 使用QUATUSII BLOCK EDITOR 建立原理圖文件.............................. 7 2.2、2 使用 QUARTUS II TEXT EDITOR .......................................... 8 2.2.3 使用 VERILOG HDL、VHDL 與 AHDL ...................................... 9 3. 編譯綜合設(shè)計(jì).......................................................... 9 4. 仿真工程............................................................. 11 5. 分配設(shè)備與管腳....................................................... 12 6. 程序下載............................................................. 15 7. 調(diào)試與軟件邏輯分析儀的使用........................................... 16 7.1. 設(shè)置和運(yùn)行 signalTap II 邏輯分析器................................. 17 7.2. 設(shè)置觸發(fā)器： ..................................................... 18 第二章 FPGA 試驗(yàn)平臺(tái)介紹................................................. 19 1 簡介................................................................... 19 2 主要的器件和特性....................................................... 19 3 LED，撥碼開關(guān)和按鍵................................................... 21 3.1 十二個(gè)發(fā)光二極管（LED）七段數(shù)碼顯示器.............................. 21 3.2 四位撥碼開關(guān)和兩個(gè)功能按鍵......................................... 24 4 RS-232 串口............................................................ 24 5 PS/2 鼠標(biāo)、鍵盤接口.................................................... 26 6 VGA 接口.............................................................. 26 7 USB1.1 接口........................................................... 26 8 LCD 接口.............................................................. 27 9 高速，異步SRAM ....................................................... 27 10 高速，同步SDRAM ...................................................... 33 11 大容量，快速FLASH .................................................... 35 12 USB2.0 芯片接口....................................................... 38 13 編程和調(diào)試接口....................................................... 39 14 時(shí)鐘源............................................................... 39 15 電源方案............................................................. 41 16 復(fù)位電路............................................................. 42 17 擴(kuò)展板接口........................................................... 42 第三章 數(shù)字電路與數(shù)字系統(tǒng)試驗(yàn)........................................... 45 第一部分 基礎(chǔ)試驗(yàn)....................................................... 45 實(shí)驗(yàn)一 3/8 譯碼器....................................................... 45 實(shí)驗(yàn)二 分頻器........................................................... 47 實(shí)驗(yàn)三 BCD 七段顯示譯碼器實(shí)驗(yàn)............................................ 47 實(shí)驗(yàn)四 模擬74LS160 計(jì)數(shù)器實(shí)驗(yàn)........................................... 50 實(shí)驗(yàn)五 交通燈控制器..................................................... 51 實(shí)驗(yàn)六 乒乓球游戲機(jī)..................................................... 52 試驗(yàn)七 掃描數(shù)碼顯示器................................................... 54 試驗(yàn)八 頻率計(jì)........................................................... 56 第二部分 接口控制器試驗(yàn)................................................. 58 試驗(yàn)九 RS-232 串口控制器................................................. 58 試驗(yàn)十 LCD 顯示試驗(yàn)...................................................... 60 試驗(yàn)十一 VGA 控制輸出試驗(yàn)............................................... 64 試驗(yàn)十二 PS/2 鍵盤控制器試驗(yàn)............................................ 66 試驗(yàn)十三 接口互連試驗(yàn)................................................... 69
標(biāo)簽： FPGA
上傳時(shí)間： 2015-10-08
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Quartus II 軟件5.0在高密度FPGA設(shè)計(jì)上具有性能和效率領(lǐng)先優(yōu)勢。此版本首次展示了業(yè)內(nèi)編譯增強(qiáng)技術(shù)以及多種新的高密度設(shè)計(jì)高效特性。 Quartus II軟件5.0的新特性和增強(qiáng)功能包括： 編譯和時(shí)序逼近的增強(qiáng)特性 編譯增強(qiáng)特性縮短近70％編譯時(shí)間 編譯增強(qiáng)特性使設(shè)計(jì)人員能夠根據(jù)綜合和適配的需要，將設(shè)計(jì)劃分為物理和邏輯分區(qū)，在特定設(shè)計(jì)分區(qū)上實(shí)施物理綜合等高級(jí)優(yōu)化技術(shù)，保持其他模塊性能不變，從而提高時(shí)序逼近效率。signalTap? II 嵌入式邏輯分析儀也可以采用該技術(shù)加速實(shí)現(xiàn)驗(yàn)證迭代。 時(shí)
上傳時(shí)間： 2013-05-15
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