一個電子中的verilog實驗源代碼。適合verilog初學者學習參考
上傳時間： 2014-12-05
上傳用戶：huyiming139
鉗入式開發的operation system 是追簡單的example 鉗入式開發的operation system 是追簡單的example
上傳時間： 2015-06-24
上傳用戶：凌云御清風
Building a RISC System in an FPGA
上傳時間： 2014-01-27
上傳用戶：hullow
Features • Compatible with MCS-51® Products • 8K Bytes of In-System Programmable (ISP) Flash Memory – Endurance: 1000 Write/Erase Cycles • 4.0V to 5.5V Operating Range • Fully Static Operation: 0 Hz to 33 MHz • Three-level Program Memory Lock • 256 x 8-bit Internal RAM • 32 Programmable I/O Lines • Three 16-bit Timer/Counters • Eight Interrupt Sources • Full Duplex UART Serial Channel • Low-power Idle and Power-down Modes • Interrupt Recovery from Power-down Mode • Watchdog Timer • Dual Data Pointer • Power-off Flag
標簽： 8226 Programmable Compatible In-System
上傳時間： 2015-06-27
上傳用戶：dianxin61
計數器 同步異步預置數清零 verilog hdl 編寫
上傳時間： 2013-12-18
上傳用戶：鳳臨西北
verilog 教程，介紹了用verilog語言寫硬件電路的描述語言。內容詳細豐富！！是一不不錯的教程
上傳時間： 2015-06-27
上傳用戶：天誠24
本發行說明包含了發行適用于 HP-UX 的 Sun Java System Message Queue 3 2005Q4 (3.6 SP3) 時可 用的重要信息。本說明主要介紹已知問題和限制以及其他信息。在使用 Message Queue 之前，請先 閱讀本文檔。
標簽： Message 2005Q4 System HP-UX
上傳時間： 2013-12-24
上傳用戶：qq521
Verilog HDL實現的I2C Slave模擬
上傳時間： 2014-11-17
上傳用戶：ztj182002
c8051f020 實時時鐘模塊程序 內含IIC模塊程序/********************** SYSTEM CLOCK 8M********************************/ extern unsigned char xdata currenttime[16]={0} extern unsigned char xdata settime[16]={ 0x00, // control regesiter 1 0x00, // control regesiter 2 0x01, //current second 0x19, //current minute 0x20, //current hour 0x29, //current data 0x04, //current week 0x07, //current month 0x05, //current year 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // clk out disable 0x00, // close timer 0x00, } /*********************************************************************/ extern void Current_Time ( void ) extern void Set_Time ( void )
標簽： c8051f020 SYSTEM CLOCK IIC
上傳時間： 2015-06-30
上傳用戶：edisonfather
mentor UART IP verilog源碼 以通過驗證.
上傳時間： 2014-07-10
上傳用戶：dyctj
