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system verilog

47譯碼器器的verilog源代碼,經(jīng)過編譯仿真的

47譯碼器器的verilog源代碼,經(jīng)過編譯仿真的，絕對真確，對初學(xué)者很有幫助

標(biāo)簽： verilog 譯碼器源代碼仿真

上傳時間： 2014-01-23

上傳用戶：lanhuaying
８＊８的乘法器verilog源代碼,經(jīng)過編譯仿真的

８＊８的乘法器verilog源代碼,經(jīng)過編譯仿真的，絕對真確，對初學(xué)者很有幫助

標(biāo)簽： verilog 乘法器源代碼仿真

上傳時間： 2014-01-14

上傳用戶：txfyddz
BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chi

BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chip Designed with Xilinx XC2S300e Spartan 2+ FPGA. Implemented With BurchED B5-X300 FPGA board, B5-SRAM module, B5-CF module and B5-FPGA-CPU-IO module

標(biāo)簽： compatible 300 Spartan2e BurchED

上傳時間： 2015-07-07

上傳用戶：star_in_rain
pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

標(biāo)簽： pli_handbook_examples_pc verilog hdl 接口

上傳時間： 2014-01-17

上傳用戶：change0329
contract management system

contract management system

標(biāo)簽： management contract system

上傳時間： 2013-12-23

上傳用戶：LIKE
本CD-ROM包括《Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子

本CD-ROM包括《Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子，這些例子全部通過了驗(yàn)證。第七章以后的設(shè)計實(shí)例，不僅有Verilog-HDL的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說明。

標(biāo)簽： Verilog-HDL CD-ROM 實(shí)踐應(yīng)用系統(tǒng)

上傳時間： 2014-01-19

上傳用戶：lixinxiang
verilog ADPLL file with testbench.v

verilog ADPLL file with testbench.v

標(biāo)簽： testbench verilog ADPLL file

上傳時間： 2015-07-09

上傳用戶：cx111111
完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼

完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件

標(biāo)簽： VERILOG USB 2.0 IP核

上傳時間： 2015-07-09

上傳用戶：維子哥哥
Verilog HDL的PLI子程序接口

Verilog HDL的PLI子程序接口，用于與用戶C程序在2個方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

標(biāo)簽： Verilog HDL PLI 程序接口

上傳時間： 2013-12-09

上傳用戶：kr770906
Thomas課本中的verilog例子。Thomas的verilog在可編程期間領(lǐng)域很有名

Thomas課本中的verilog例子。Thomas的verilog在可編程期間領(lǐng)域很有名

標(biāo)簽： verilog Thomas 可編程

上傳時間： 2013-12-16

上傳用戶：daoxiang126

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