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標(biāo)簽： test; c; c++
上傳時(shí)間： 2015-07-15
上傳用戶：qq250305475
gp test sol1,gp test sol1,gp test sol1,gp test sol1,gp test sol1,gp test sol1,gp test sol1,
標(biāo)簽： gp test sol1
上傳時(shí)間： 2016-03-24
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Test Specification for SUPL 2.0 from OMA
標(biāo)簽： SUPL
上傳時(shí)間： 2016-10-25
上傳用戶：fengy
test uploading, the doc is just describe the behaviour of usa tax reporting form which may out of date already, thanks for viewing
標(biāo)簽： test
上傳時(shí)間： 2017-02-23
上傳用戶：hetachy
The “bottom-line” metrics of cash flow, demand, price, and return on investment are driven by a second set of financial metrics represented by value to the customer, cost, and the pace of innovation. Get them right relative to competition and impressive bottom-line results should follow. Because of their importance, we call value to the customer, variable cost, and the pace of innovation the “fundamental metrics.”
標(biāo)簽： Planning Product Systems Driven Value and
上傳時(shí)間： 2020-06-06
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Electronic Design Automation-synthesis,verification and test 電子書PDF下載 971頁 國立臺(tái)灣大學(xué)江介宏教授 該書是電子設(shè)計(jì)自動(dòng)化，綜合，驗(yàn)證和測試的經(jīng)典書籍之一。
標(biāo)簽： Automation-synthesis verification Electronic Design test 971 and PDF 電子書 下載
上傳時(shí)間： 2022-06-28
上傳用戶：ankee
Parasoft C++test 是經(jīng)廣泛證明的最佳實(shí)踐集成解決方案，它能有效提高開發(fā)團(tuán)隊(duì)工作效率和軟件質(zhì)量。C++test支持編碼策略增強(qiáng)，靜態(tài)分析，全面代碼走查，單元與組件的 測試，為用戶提供一個(gè)實(shí)用的方法來確保其C/C++代碼按預(yù)期運(yùn)行。C++Test 能夠在桌面的IDE環(huán)境或命令行的批處理下進(jìn)行回歸測試。C++test 和 Parasoft GRS 報(bào)告系統(tǒng)相集成，為用戶提供基于Web且具備交互和向下鉆取能力的報(bào)表以供用戶查詢，并允許團(tuán)隊(duì)跟 蹤項(xiàng)目狀態(tài)并監(jiān)控項(xiàng)目趨勢。
上傳時(shí)間： 2013-07-10
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隨著半導(dǎo)體制造技術(shù)不斷的進(jìn)步，SOC(System On a Chip)是未來IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點(diǎn)。由于SOC設(shè)計(jì)的日趨復(fù)雜化，芯片的面積增大，芯片功能復(fù)雜程度增大，其設(shè)計(jì)驗(yàn)證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計(jì)功能驗(yàn)證已經(jīng)成為整個(gè)設(shè)計(jì)中最大的瓶頸。 使用FPGA系統(tǒng)對ASIC設(shè)計(jì)進(jìn)行功能驗(yàn)證，就是利用FPGA器件實(shí)現(xiàn)用戶待驗(yàn)證的IC設(shè)計(jì)。利用測試向量或通過真實(shí)目標(biāo)系統(tǒng)產(chǎn)生激勵(lì)，驗(yàn)證和測試芯片的邏輯功能。通過使用FPGA系統(tǒng)，可在ASIC設(shè)計(jì)的早期，驗(yàn)證芯片設(shè)計(jì)功能，支持硬件、軟件及整個(gè)系統(tǒng)的并行開發(fā)，并能檢查硬件和軟件兼容性，同時(shí)還可在目標(biāo)系統(tǒng)中同時(shí)測試系統(tǒng)中運(yùn)行的實(shí)際軟件。FPGA仿真的突出優(yōu)點(diǎn)是速度快，能夠?qū)崟r(shí)仿真用戶設(shè)計(jì)所需的對各種輸入激勵(lì)。由于一些SOC驗(yàn)證需要處理大量實(shí)時(shí)數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點(diǎn)是速度快，實(shí)時(shí)性好。可以將SOC軟件調(diào)試系統(tǒng)的開發(fā)和ASIC的開發(fā)同時(shí)進(jìn)行。 此設(shè)計(jì)以ALTERA公司的FPGA為主體來構(gòu)建驗(yàn)證系統(tǒng)硬件平臺(tái)，在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來構(gòu)建與PC的調(diào)試驗(yàn)證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測試向量，通過JTAG控制SOC目標(biāo)系統(tǒng)，達(dá)到對SOC內(nèi)部和其他IP(IntellectualProperty)的在線測試與驗(yàn)證。同時(shí)，該驗(yàn)證平臺(tái)還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開發(fā)和調(diào)試。 本文介紹了芯片驗(yàn)證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)的硬件平臺(tái)，提出了驗(yàn)證系統(tǒng)的總體設(shè)計(jì)方案，重點(diǎn)對驗(yàn)證系統(tǒng)的數(shù)據(jù)鏈路的實(shí)現(xiàn)進(jìn)行了闡述；詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結(jié)合，構(gòu)建出調(diào)試與驗(yàn)證數(shù)據(jù)鏈路；根據(jù)芯片驗(yàn)證的要求，設(shè)計(jì)出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測試與驗(yàn)證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù)，完成對國產(chǎn)某型DSP芯片的驗(yàn)證與測試，研究如何構(gòu)建一種通用的SOC芯片驗(yàn)證平臺(tái)，解決SOC驗(yàn)證系統(tǒng)的可重用性和驗(yàn)證數(shù)據(jù)發(fā)送、傳輸、采集的實(shí)時(shí)性、準(zhǔn)確性、可測性問題。本文在SOC驗(yàn)證系統(tǒng)在芯片驗(yàn)證與測試應(yīng)用研究領(lǐng)域，有較高的理論和實(shí)踐研究價(jià)值。
上傳時(shí)間： 2013-05-25
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對圖片中的人臉進(jìn)行檢測和標(biāo)注，是用MATLAB來實(shí)現(xiàn)的-pictures of the human face detection and tagging is used to achieve the
標(biāo)簽： face-opencv-test
上傳時(shí)間： 2013-04-24
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這個(gè)是GPRS PC端軟件，用于GPRS串口模塊測試用。-This is a GPRS PC side software for GPRS serial module test.
標(biāo)簽： VC_DEMO_GPRS
上傳時(shí)間： 2013-08-04
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