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testbench

testbench是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么此時便有一種，模擬實際環境的輸入激勵和輸出校驗的一種“虛擬平臺”的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗，這個就是testbench的含義。

  • Virtex-5 GTP Transceiver Wizar

    The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT and SXT devices. The menu-driven interface allows one or more GTP transceivers to be configured using pre-definedtemplates for popular industry standards, or from scratch, to support a wide variety of custom protocols.The Wizard produces a wrapper, an example design, and a testbench for rapid integration and verification of the serial interface with your custom function Features• Creates customized HDL wrappers to configureVirtex-5 RocketIO™ GTP transceivers• Users can configure Virtex-5 GTP transceivers toconform to industry standard protocols usingpredefined templates, or tailor the templates forcustom protocols• Included protocol templates provide support for thefollowing specifications: Aurora, CPRI, FibreChannel 1x, Gigabit Ethernet, HD-SDI, OBSAI,OC3, OC12, OC48, PCI Express® (PCIe®), SATA,SATA II, and XAUI• Automatically configures analog settings• Each custom wrapper includes example design, testbench; and both implementation and simulation scripts

    標簽： Transceiver Virtex Wizar GTP

    上傳時間： 2013-10-20

    上傳用戶：dave520l

  • UART 4 UART參考設計，Xilinx提供VHDL代碼

    UART 4 UART參考設計，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders:  \vhdl_source  -- Source VHDL files:      uart.vhd  - top level file      txmit.vhd - transmit portion of uart      rcvr.vhd -  - receive portion of uart \vhdl_testfixture  -- VHDL testbench files. This files only include the testbench behavior, they         do not instantiate the DUT. This can easily be done in a top-level VHDL          file or a schematic. This folder contains the following files:      txmit_tb.vhd  -- Test bench for txmit.vhd.      rcvr_tf.vhd  -- Test bench for rcvr.vhd.

    標簽： UART Xilinx VHDL 參考設計

    上傳時間： 2013-11-02

    上傳用戶：18862121743

  • Altera Modelsim學習筆記

    　　我近期計劃陸續整理出以下幾個方面的學習筆記：初學 ModelSimSE 時被迷糊了幾天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真庫的詳細步驟；用 ModelSimSE 進行功能仿真和時序仿真的方法（ALTERA 篇）；ModelSimSE 中常用到的幾個命令及 DO文件的學習筆記；近來學到的幾招 testbench 的技巧

    標簽： Modelsim Altera

    上傳時間： 2013-10-13

    上傳用戶：18602424091

  • VHDL實現ALU的源代碼

    VHDL實現ALU的源代碼，并且提供了一個詳細的testbench！

    標簽： VHDL ALU 源代碼

    上傳時間： 2013-11-29

    上傳用戶：yyyyyyyyyy

  • MD5算法的verilog實現

    MD5算法的verilog實現，同時包含有testbench。

    標簽： verilog MD5 算法

    上傳時間： 2014-01-09

    上傳用戶：1159797854

  • 專門做處理器和周邊接口的著名ipcore廠商CAST出品的UART H16550

    專門做處理器和周邊接口的著名ipcore廠商CAST出品的UART H16550 ，包含完整的使用說明手冊、testbench、可綜合，如果被網站認可，將繼續上傳其余的幾個更好的core。

    標簽： ipcore H16550 CAST UART

    上傳時間： 2013-12-02

    上傳用戶：zhenyushaw

  • 波形發生器

    波形發生器，帶testbench， 多平臺 -- the design makes use of the new shift operators available in the VHDL-93 std -- this design passes the Synplify synthesis check -- download from: www.fpga.com.cn & www.pld.com.cn

    標簽： 波形發生器

    上傳時間： 2014-01-20

    上傳用戶：familiarsmile

  • 這是06年4月剛剛完成的程序

    這是06年4月剛剛完成的程序，從opencore.org下載而來。用vhdl語言描寫，以及matlab仿真，testbench，以及在xinlinx上的綜合。 The MDCT core is two dimensional discrete cosine transform implementation designed for use in compression systems like JPEG. Architecture is based on parallel distributed arithmetic with butterfly computation.

    標簽： 程序

    上傳時間： 2013-12-16

    上傳用戶：123啊

  • 我是VHDL的初學者

    我是VHDL的初學者，這是我自己編譯的簡單的幾個VHDL碼，功能有3-8解碼器及其testbench,16位寄存器及其testbench和交通燈。 希望能和其他初學者一起討論學習，并得到高手的指點

    標簽： VHDL 初學者

    上傳時間： 2013-12-20

    上傳用戶：ouyangtongze

  • 16位的移位寄存器

    16位的移位寄存器，加上testbench,可以在modelsim里面運行~

    標簽： 移位寄存器

    上傳時間： 2015-07-18

    上傳用戶：璇珠官人

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