verilog編程開發(fā)的cordic例程，計算SIN,COS功能與計算幅值角度功能可設定，運算寬度可設定，并有完善的testbench。
標簽： verilog cordic 編程開發(fā)
上傳時間： 2014-01-01
上傳用戶：Breathe0125
8051單片機源碼verilog版本 包括rtl， testbench， synthesis
標簽： verilog 8051 rtl 單片機
上傳時間： 2014-01-14
上傳用戶：yuanyuan123
vhdl語言編寫的AVR單片機IP核，里面有testbench和說明文檔。
標簽： vhdl AVR IP核 語言
上傳時間： 2014-01-05
上傳用戶：zukfu
在邏輯的系統(tǒng)仿真中使用的FLASH模型（AMD的Am29lv160d），包括VHDL代碼文件和verilog代碼文件和testbench，并且有相應的pdf說明文檔。
標簽： FLASH 160d AMD 160
上傳時間： 2017-02-20
上傳用戶：zhanditian
自己寫的，對串口的VHDL描述，有完整testbench，特別是詳細的功能說明和注釋。
標簽：
上傳時間： 2017-03-09
上傳用戶：lhc9102
RS[255,223]糾錯碼verilog源碼，包含編碼和解碼模塊，以及testbench等。
標簽： verilog 255 223 RS
上傳用戶：海陸空653
是一個用于soc的32bit risc核，文件包括了核的rtl代碼，文檔、testbench碼。
標簽： risc soc bit 32
上傳時間： 2014-12-20
上傳用戶：壞壞的華仔
是個I2C軟核，使用verilog和vhdl實現(xiàn)的，含有testbench。
標簽： I2C 軟核
上傳時間： 2017-04-03
上傳用戶：ma1301115706
本人根據(jù)opencores.org上的cordic算法改寫的可配置位寬的cordic算法，并且在原始的級聯(lián)型的基礎上編寫的循環(huán)(iterative)型的cordic,可通過generic配置。帶一個不可綜合和可綜合的testbench(for altera)。稍微改動可應用于xilinx fpga
標簽： cordic opencores org 算法
上傳時間： 2017-04-10
上傳用戶：ljt101007
移向相加器，包括仿真所用的testbench
上傳時間： 2013-12-09
上傳用戶：lvzhr
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