Verilog HDL編寫的CPU模型，很經典，比較通用
標簽： Verilog HDL CPU 編寫
上傳時間： 2013-12-24
上傳用戶：龍飛艇
Verilog HDL編寫的總線功能模型，十分有用，需要的下載
標簽： Verilog HDL 編寫 總線
上傳時間： 2013-12-20
上傳用戶：ls530720646
//led.v /*------------------------------------- LED顯示模塊：led(CLK,AF,ADDR,DATA) 功能： 顯示 注意事項： 8位LED 參數： CLK:掃妙時鐘輸入，推薦1kHz AF:數碼管輸出，a～h ADDR:數碼管選擇位數出，0~2 DATA:顯示數據輸入0~9999 9999 編寫人： 黃道斌 編寫日期： 2006/07/13 -------------------------------------*/
標簽： led ADDR DATA LED
上傳時間： 2015-06-24
上傳用戶：duoshen1989
xlinix 公司的 SPARTAN-3 片子 Spartan-3E HDL 設計庫指南 本人正在使用 如果需要其他信息的 可以和我聯系
標簽： SPARTAN Spartan xlinix HDL
上傳時間： 2014-02-12
上傳用戶：lnnn30
Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協助工程師debug。 可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學這套軟體呢? 其實Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協助工程師了解如何寫好coding style，並養成習慣。 下圖所示為整個Debussy的原理架構，可歸納幾個結論：
標簽： Analysis Software Debussy Debug
上傳時間： 2014-01-14
上傳用戶：hustfanenze
計數器 同步異步預置數清零 verilog hdl 編寫
標簽： verilog hdl 計數器 編寫
上傳時間： 2013-12-18
上傳用戶：鳳臨西北
Verilog HDL實現的I2C Slave模擬
標簽： Verilog Slave HDL I2C
上傳時間： 2014-11-17
上傳用戶：ztj182002
一本關于veirlog hdl的好書，里面有實例可以參考，也講了語法。
標簽： veirlog hdl
上傳時間： 2014-11-09
上傳用戶：gtf1207
icrocom的糾錯和壓縮協議常簡寫為MNP(Microcom Network Protocol),它由一系列獨立的糾錯和壓縮協議組成,在數據壓縮協議方面,MNP5和V.42bis最為流行。MNP5使用了兩種壓縮算法.
標簽： MNP Microcom Protocol icrocom
上傳時間： 2013-12-31
上傳用戶：youth25
v數據結構課程設計 數據結構課程設計
標簽： 數據結構
上傳時間： 2013-12-25
上傳用戶：liuchee
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