硬件描述語言verilog HDL語法講解，附實(shí)例，該教程通俗易懂。
上傳時間： 2014-12-08
上傳用戶：yt1993410
描述了一個8 通道壓頻轉(zhuǎn)換( ) 數(shù)據(jù)采集器的硬件設(shè)計和實(shí)現(xiàn)過程. 該數(shù)據(jù)采集 V FC 程序 原理
標(biāo)簽： FC 壓頻轉(zhuǎn)換 數(shù)據(jù)采集器 數(shù)據(jù)采集
上傳時間： 2013-12-30
上傳用戶：yxgi5
ADJUSTABLE AND +3.3 V DUAL VOLTAGE REGULATOR WITH DISABLE AND RESET FUNCTIONS
標(biāo)簽： ADJUSTABLE AND REGULATOR FUNCTIONS
上傳時間： 2016-03-16
上傳用戶：gonuiln
中文版Verilog HDL 簡明教程。HTML格式，簡單易懂，對與初學(xué)者而言絕對是好用，易用的東東。
標(biāo)簽： Verilog HTML HDL 簡明教程
上傳時間： 2013-12-22
上傳用戶：小眼睛LSL
Computes BER v EbNo curve for convolutional encoding / soft decision Viterbi decoding scheme assuming BPSK. Brute force Monte Carlo approach is unsatisfactory (takes too long) to find the BER curve. The computation uses a quasi-analytic (QA) technique that relies on the estimation (approximate one) of the information-bits Weight Enumerating Function (WEF) using A simulation of the convolutional encoder. Once the WEF is estimated, the analytic formula for the BER is used.
標(biāo)簽： convolutional Computes encoding decision
上傳時間： 2013-12-24
上傳用戶：咔樂塢
Visual C++ 從入門到精通 Visual C++ 6是Microsoft公司最新出品的C++ 6開發(fā)工具。本書以詳實(shí)的內(nèi)容、精選的示例全面介紹了V
標(biāo)簽： Visual Microsoft 開發(fā)工具
上傳時間： 2013-12-09
上傳用戶：xuanchangri
actel A3P250 fpga用VERILOG HDL語言實(shí)現(xiàn)串口功能的源代碼
標(biāo)簽： VERILOG A3P250 actel fpga
上傳時間： 2013-12-23
上傳用戶：aa17807091
采用Verilog HDL語言編寫的數(shù)字頻率計，被測波形分別為方波、三角波和正弦波；采用6個數(shù)碼管顯示結(jié)果，三檔量程可調(diào)，工程價值很高，
上傳時間： 2016-03-21
上傳用戶：kr770906
采用Verilog HDL語言編寫的交通燈控制系統(tǒng)，這是一個完整的畢設(shè)課題，分別有分頻、顯示譯碼、倒計時和動態(tài)顯示驅(qū)動模塊，實(shí)用價值很高，
上傳時間： 2016-03-21
上傳用戶：R50974
采用Verilog HDL語言編寫的多功能數(shù)字鐘，包括四個功能：時間顯示與設(shè)置、秒表、鬧鐘、日期顯示與設(shè)置，源代碼對FPGA和CPLD學(xué)習(xí)者價值很高，
上傳時間： 2016-03-21
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