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v-hdl

FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

標簽： Verilog EP1C6F FPGA Mars

上傳時間： 2014-11-10

上傳用戶：15736969615
$Header: /cvsroot/nsnam/ns-2/mac/mac-tdma.cc,v 1.16 2006/02/22 13:25:43 mahrenho Exp $ // // mac-t

$Header: /cvsroot/nsnam/ns-2/mac/mac-tdma.cc,v 1.16 2006/02/22 13:25:43 mahrenho Exp $ // // mac-tdma.cc // // Preamble TDMA MAC layer for single hop. // Centralized slot assignment computing.

標簽： mac-tdma mahrenho cvsroot Header

上傳時間： 2013-12-16

上傳用戶：dave520l
induction machine closed loor v/f control simulink model

induction machine closed loor v/f control simulink model

標簽： induction simulink control machine

上傳時間： 2014-01-22

上傳用戶：x4587
closed loop rotor v/f control of induction machine - simulink model

closed loop rotor v/f control of induction machine - simulink model

標簽： induction simulink control machine

上傳時間： 2014-01-16

上傳用戶：咔樂塢
精通verilog HDL語言編程的一個不錯的cpu 代碼

精通verilog HDL語言編程的一個不錯的cpu 代碼

標簽： verilog HDL cpu 語言編程

上傳時間： 2013-12-02

上傳用戶：拔絲土豆
lcd1602的源程序Vrilog HDL語言編寫

lcd1602的源程序Vrilog HDL語言編寫

標簽： Vrilog 1602 lcd HDL

上傳時間： 2013-12-04

上傳用戶：410805624
Vrilog HDL 八位加法器源程序

Vrilog HDL 八位加法器源程序

標簽： Vrilog HDL 加法器源程序

上傳時間： 2014-01-25

上傳用戶：huyiming139
基于Verilog HDL的16位超前進位加法器分為3個功能子模塊

基于Verilog HDL的16位超前進位加法器分為3個功能子模塊

標簽： Verilog HDL 進位加法器

上傳時間： 2014-01-07

上傳用戶：yyyyyyyyyy
標簽： Verilog 分頻器 N倍奇數分頻器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

標簽： Verilog 分頻器 N倍奇數分頻器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (

標簽： Verilog N_odd_divider module 分頻器

上傳時間： 2014-01-12

上傳用戶：nanxia
《算法概論（英文版）》《Algorithms》S. Dasgupta, C. H. Papadimitriou, and U. V. Vazirani

《算法概論（英文版）》《Algorithms》S. Dasgupta, C. H. Papadimitriou, and U. V. Vazirani

標簽： S. C. H. U.

上傳時間： 2017-06-05

上傳用戶：saharawalker

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