基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用vHDL 硬件描述語言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序
標(biāo)簽：
FPGA
vHDL
數(shù)字頻率計(jì)
硬件描述語言
上傳時間：
2013-08-06
上傳用戶：taozhihua1314
