用verilog HDL實(shí)現(xiàn)了83編碼器.
標(biāo)簽： verilog HDL 編碼器
上傳時(shí)間： 2016-07-15
上傳用戶：731140412
用Verilog HDL編寫的0832源程序，實(shí)現(xiàn)對0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vhdl源程序。
標(biāo)簽： Verilog 0832 HDL 編寫
上傳時(shí)間： 2013-11-25
上傳用戶：qiao8960
Verilog HDL 串口發(fā)送程序，在ACTEL Fusion FPGA上實(shí)驗(yàn)成功 ，和大家一起分享！^_^
標(biāo)簽： Verilog HDL 串口發(fā)送 程序
上傳時(shí)間： 2016-07-17
上傳用戶：qwe1234
基于I2C 的語音采集與播放 Verilog HDL源代碼
標(biāo)簽： Verilog I2C HDL 語音采集
上傳時(shí)間： 2016-07-25
上傳用戶：ggwz258
《Verilog HDL 程序設(shè)計(jì)教程》及配套源碼
標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程
上傳用戶：lxm
北大verilog hdl課件！內(nèi)部資料，內(nèi)含大量的工程實(shí)例，是學(xué)習(xí)的好資料
標(biāo)簽： verilog hdl
上傳時(shí)間： 2013-12-29
上傳用戶：s363994250
清華大學(xué)verilog hdl源碼例子，作業(yè)，內(nèi)含源代碼，詳細(xì)的文檔說明，非常有用
標(biāo)簽： verilog hdl 清華大學(xué) 源碼
上傳時(shí)間： 2013-12-27
上傳用戶：cc1
Verilog HDL程序設(shè)計(jì)教程配套源碼
上傳時(shí)間： 2013-12-24
上傳用戶：stampede
Verilog HDl代碼，學(xué)習(xí)一顆看一下
標(biāo)簽： Verilog HDl 代碼
上傳時(shí)間： 2014-01-15
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包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語言進(jìn)行綜合
標(biāo)簽： verilog VHDL HDL 計(jì)數(shù)器
上傳時(shí)間： 2013-12-19
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