一個嵌入式RISC CPU 的Verilog 設計源碼，可綜合。內含詳細的設計文擋。
標簽： Verilog RISC CPU 嵌入式
上傳時間： 2015-04-16
上傳用戶：tianjinfan
用verilog實現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實現(xiàn)
標簽： verilog 濾波器
上傳時間： 2013-12-14
上傳用戶：lanhuaying
ALTERA sdram vhdl與verilog參考設計
標簽： verilog ALTERA sdram vhdl
上傳時間： 2014-01-03
上傳用戶：趙云興
用verilog寫的很好的cpu core
標簽： verilog core cpu
上傳時間： 2015-04-17
上傳用戶：海陸空653
初學verilog HDL時 找的好資料 大家共享
標簽： verilog HDL 家
上傳時間： 2015-04-19
上傳用戶：wfeel
Pascal Programs Printed in GENETIC ALGORITHMS IN SEARCH, OPTIMIZATION, AND MACHINE LEARNING by David E. Goldberg
標簽： OPTIMIZATION ALGORITHMS LEARNING Programs
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一個很好的利用verilog編程實現(xiàn)的cpu程序，一定要好好利用。
標簽： verilog cpu 編程實現(xiàn) 程序
上傳時間： 2015-04-20
上傳用戶：luopoguixiong
是verilog例子。初級適用。包括了簡單的例子。
標簽： verilog
上傳時間： 2013-12-25
上傳用戶：lixinxiang
Verilog HDL程序，對硬件開發(fā)有興趣或需要的朋友趕快down下來
標簽： Verilog HDL 程序
上傳時間： 2014-12-09
上傳用戶：com1com2
這是一個matlab實現(xiàn)第歸神經(jīng)網(wǎng)絡的例子, 實現(xiàn)的第歸神經(jīng)網(wǎng)絡是 : Real Time Recurrent Learning
標簽： Recurrent Learning matlab Real
上傳時間： 2015-04-22
上傳用戶：q123321
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