基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 9.4.1 脈沖頻率的測量原理 9.4.2 頻率計的工作原理 9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 9.4.4 while循環(huán)語句的使用方法 9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.4.6 頻率計的Verilog-HDL描述 9.4.7 頻率計的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率
上傳時間： 2013-12-01
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計的工作原理 9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 9.5.4 forever循環(huán)語句的使用方法 9.5.5 disable禁止語句的使用方法 9.5.6 時標(biāo)信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.5.7 周期計的Verilog-HDL描述 9.5.8 周期計的硬件實現(xiàn) 9.5.9 周期測量模塊的設(shè)計與實現(xiàn)之二 9.5.10 改進(jìn)型周期計的Verilog-HDL描述 9.5.11 改進(jìn)型周期計的硬件實現(xiàn) 9.5.12 兩種周期計的對比
標(biāo)簽： Verilog-HDL 周期 9.5 脈沖
上傳時間： 2015-09-16
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標(biāo)信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.6.7 脈沖高低電平持續(xù)時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖 9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 9.7.6 步進(jìn)電機(jī)驅(qū)動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進(jìn)電機(jī)驅(qū)動的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動 9.7 硬件電路
上傳時間： 2014-01-23
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實現(xiàn) 9.8.4 單個運(yùn)動漢字顯示的設(shè)計原理及其硬件實現(xiàn) 9.8.5 多個運(yùn)動漢字顯示的設(shè)計原理及其硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256
上傳時間： 2013-12-31
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用單鏈表實現(xiàn)對兩個無序 A,B表進(jìn)行合并并使的合并后的表按從小到大排序
上傳時間： 2013-11-30
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教師管理系統(tǒng)是在學(xué)校局域網(wǎng)架設(shè)的B/S結(jié)構(gòu)的辦公平臺。系統(tǒng)有四個模塊：系統(tǒng)設(shè)置，通知通告，領(lǐng)導(dǎo)信箱，文件中心。系統(tǒng)開發(fā)環(huán)境：JAVA，數(shù)據(jù)庫為Mysql,TOMCAT
標(biāo)簽： 管理系統(tǒng) 局域網(wǎng) 模塊
上傳時間： 2013-12-28
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基本運(yùn)算邏輯和它們的Verilog HDL模型
標(biāo)簽： Verilog HDL 運(yùn)算 模型
上傳時間： 2015-09-17
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設(shè)A和B是長度相同的2個字符串。A和B的距離定義為相應(yīng)位置字符距離之和。2個非空格字符的距離是它們的ASCII碼之差的絕對值?？崭衽c空格的距離為0；空格與其它字符的距離為一定值k。 字符串A的擴(kuò)展是在A中插入若干空格字符所產(chǎn)生的字符串。在字符串A和B的所有長度相同的擴(kuò)展中，有一對距離最小的擴(kuò)展，該距離稱為字符串A和B的擴(kuò)展距離。 對于給定的字符串A和B，試設(shè)計一個算法，計算其擴(kuò)展距離。
上傳時間： 2014-12-22
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回溯（b a c k t r a c k i n g）是一種系統(tǒng)地搜索問題解答的方法。為了實現(xiàn)回溯，首先需要為問題定義一個解空間（ solution space），這個空間必須至少包含問題的一個解（可能是最優(yōu)的）。在迷宮老鼠問題中，我們可以定義一個包含從入口到出口的所有路徑的解空間；在具有n 個對象的0 / 1背包問題中（見1 . 4節(jié)和2 . 2節(jié)），解空間的一個合理選擇是2n 個長度為n 的0 / 1向量的集合，這個集合表示了將0或1分配給x的所有可能方法。當(dāng)n= 3時，解空間為{ ( 0 , 0 , 0 )，( 0 , 1 , 0 )，( 0 , 0 , 1 )，( 1 , 0 , 0 )，( 0 , 1 , 1 )，( 1 , 0 , 1 )，( 1 , 1 , 0 )，( 1 , 1 , 1 ) }。
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上傳時間： 2014-01-17
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