原創(chuàng)VERILOG HDL 實(shí)現(xiàn)CACHE的操作，有需要請(qǐng)下載
標(biāo)簽： VERILOG CACHE HDL 操作
上傳時(shí)間： 2015-09-20
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LCD DRIVER AF-128 B
上傳時(shí)間： 2014-12-22
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fbkldfmlb n/ovk,e vml bhdsrb mor brb n/sZPer b vk,epabho,l rnopazbhlrepofrt,epsho
標(biāo)簽： rnopazbhlrepofrt fbkldfmlb bhdsrb epabho
上傳時(shí)間： 2014-01-25
上傳用戶(hù)：ANRAN
If we have two individually sorted vectors "a" and "b" but they are not sorted with respect to each other and we want to merge them into vector "c" such that "c" is also a sorted vector. Then c=mergesorted(a,b) can be used.
標(biāo)簽： sorted individually respect vectors
上傳時(shí)間： 2015-09-23
上傳用戶(hù)：comua
verilog hdl編寫(xiě),六段流水線CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫(xiě)
標(biāo)簽： verilog hdl CPU 編寫(xiě)
上傳時(shí)間： 2013-12-10
上傳用戶(hù)：
* "Copyright (c) 2006 Robert B. Reese ("AUTHOR")" * All rights reserved. * (R. Reese, reese@ece.msstate.edu, Mississippi State University) * IN NO EVENT SHALL THE "AUTHOR" BE LIABLE TO ANY PARTY FOR * DIRECT, INDIRECT, SPECIAL, INCIDENTAL, OR CONSEQUENTIAL DAMAGES ARISING OUT * OF THE USE OF THIS SOFTWARE AND ITS DOCUMENTATION, EVEN IF THE "AUTHOR" * HAS BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
標(biāo)簽： Reese B. R. Copyright
上傳時(shí)間： 2015-09-24
上傳用戶(hù)：mpquest
Verilog 程序例子 王金明：《Verilog HDL程序設(shè)計(jì)教程》程序例子，帶說(shuō)明。
上傳時(shí)間： 2014-01-08
上傳用戶(hù)：star_in_rain
用verilog設(shè)計(jì)密勒解碼器 一、題目： 設(shè)計(jì)一個(gè)密勒解碼器電路 二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復(fù)位信號(hào)，低有效 三、輸入信號(hào)說(shuō)明： 輸入數(shù)據(jù)為串行改進(jìn)密勒碼，每個(gè)碼元持續(xù)時(shí)間為8μs，即16個(gè)CLK時(shí)鐘；數(shù)據(jù)流是由A、B、C三種信號(hào)組成； A：前8個(gè)時(shí)鐘保持“1”，接著5個(gè)時(shí)鐘變?yōu)椤?”，最后3個(gè)時(shí)鐘為“1”。 B：在整個(gè)碼元持續(xù)時(shí)間內(nèi)都沒(méi)有出現(xiàn)“0”，即連續(xù)16個(gè)時(shí)鐘保持“1”。 C：前5個(gè)時(shí)鐘保持“0”，后面11個(gè)時(shí)鐘保持“1”。 改進(jìn)密勒碼編碼規(guī)則如下： 如果碼元為邏輯“1”，用A信號(hào)表示。 如果碼元為邏輯“0”，用B信號(hào)表示，但以下兩種特例除外：如果出現(xiàn)兩個(gè)以上連“0”，則從第二個(gè)“0”起用C信號(hào)表示；如果在“通信起始位”之后第一位就是“0”，則用C信號(hào)表示，以下類(lèi)推； “通信起始位”，用C信號(hào)表示； “通信結(jié)束位”，用“0”及緊隨其后的B信號(hào)表示。 “無(wú)數(shù)據(jù)”，用連續(xù)的B信號(hào)表示。
標(biāo)簽： verilog 2MHz DIN CLK
上傳時(shí)間： 2013-12-02
上傳用戶(hù)：wang0123456789
aes算法的verilog hdl實(shí)現(xiàn)，供給大家作為參考 。
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：gundan
verilog HDL picoblaze07.3.20
標(biāo)簽： picoblaze verilog HDL 07
上傳時(shí)間： 2015-09-26
上傳用戶(hù)：zyt
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