Verilog 的非常好用易懂的教學軟件。
標簽： Verilog 教學軟件
上傳時間： 2015-05-09
上傳用戶：拔絲土豆
實用鬧鐘的verilog代碼。不是vhdl的！經過ldv驗證
標簽： verilog vhdl ldv 鬧鐘
上傳時間： 2014-01-11
上傳用戶：小儒尼尼奧
計算器芯片的verilog實現代碼！ 時序仿真成功
標簽： verilog 計算器 芯片 代碼
上傳時間： 2015-05-10
上傳用戶：三人用菜
用verilog語言實現的ARM7處理器的標準內核的源代碼程序,nnARM, 具有很好的參考價值
標簽： verilog nnARM ARM7 語言
上傳用戶：wanghui2438
利用Verilog編程實現狀態機的例子。很不錯的。
標簽： Verilog 編程實現 狀態
上傳用戶：陽光少年2016
以verilog HDL 語言編寫的一首歌曲，可供初學者借鑒
標簽： verilog HDL 語言 編寫
上傳時間： 2013-12-26
上傳用戶：ma1301115706
HDL 編碼風格與編碼指導,介紹了詳細的vhdl和verilog hdl語言的編程風格
標簽： verilog vhdl HDL hdl
上傳時間： 2014-01-05
上傳用戶：古谷仁美
卡內基梅隴大學verilog課程講義,希望大家能夠喜歡！
標簽： verilog 大學 講義 家
上傳用戶：xiaohuanhuan
通用寄存器的部分代碼 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY traffic IS PORT(clk,sm,sb:IN bit mr,my,mg,br,by,bg:OUT bit ) END traffic
標簽： IEEE STD_LOGIC LIBRARY traffic
上傳時間： 2014-01-14
上傳用戶：水口鴻勝電器
強調Verilog代碼編寫規范，經常是一個不太受歡迎的話題，但卻是非常有必要的。 每個代碼編寫者都有自己的編寫習慣，而且都喜歡按照自己的習慣去編寫
標簽： Verilog 代碼 編寫
上傳時間： 2015-05-12
上傳用戶：13160677563
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