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verilog-ieee

Viterbi算法的Verilog源代碼。

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SPI協(xié)議的VHDL/Verilog語言實現(xiàn)。

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曼碼解碼的Verilog代碼.可以多平臺運行,此是第一部分,共四部分.

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此是進行循環(huán)冗余效驗的Verilog編碼

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這是一組Verilog的代碼小程序

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用Verilog實現(xiàn)基于FPGA的通用分頻器

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verilog實現(xiàn)鎖存器

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verilog HDL實現(xiàn)先進先出棧

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verilog實現(xiàn)16*16位乘法器

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用verilog編寫的fir濾波器程序

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