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verilog-ieee

Verilog編寫的簡單異步串口完全原創(chuàng)

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Verilog HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

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Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

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用于計(jì)算電力系統(tǒng)的導(dǎo)納計(jì)算以一個(gè)ieee九節(jié)點(diǎn)的系統(tǒng)為例子

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經(jīng)典計(jì)算機(jī)體系結(jié)構(gòu)RISC8的源代碼（Verilog）

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verilog實(shí)踐教程（包含2個(gè)PDF文檔）

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IEEE-Std-802.11a標(biāo)準(zhǔn)文檔

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SDRAM 控制器的Verilog代碼經(jīng)過綜合驗(yàn)證過的.無截壓密碼

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verilog 32-bit ALU

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本原碼是基于Verilog HDL語言的FPGA原程序

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