使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡單實(shí)用。
標(biāo)簽： Verilog FIFO 編寫
上傳時(shí)間： 2013-08-12
上傳用戶：ljt101007
verilog 代碼，讀寫SDRAM 不帶仿真，需要自己編寫測(cè)試文件
標(biāo)簽： verilog SDRAM 代碼 讀寫
上傳時(shí)間： 2013-08-13
上傳用戶：zh_901
華為的FPGA和Verilog的教程，我相信對(duì)大家的用處是毋庸置疑的。
標(biāo)簽： Verilog FPGA 華為 教程
上傳用戶：manlian
東南大學(xué)Verilog講義.rar\\\\r\\\\n高級(jí)FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書－邏輯設(shè)計(jì)部分.pdf\\\\r\\\\n...
標(biāo)簽： Verilog 東南大學(xué) 講義
上傳時(shí)間： 2013-08-15
上傳用戶：黃華強(qiáng)
FPGA開發(fā)板上寫的Verilog代碼：\r\n功能是從電腦端發(fā)送一個(gè)字節(jié)，然后把它接收回來。\r\n
標(biāo)簽： Verilog FPGA 開發(fā)板 代碼
上傳用戶：copu
fpga開發(fā)pci的verilog，不可多得的源代碼。
標(biāo)簽： verilog fpga pci
上傳用戶：myworkpost
FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上調(diào)試運(yùn)行成功
標(biāo)簽： verilog FPGA uart 控制器
上傳用戶：qazxsw
xilinx fpga 做VGA驅(qū)動(dòng)信號(hào)的Verilog原代碼,ise版本9.2,
標(biāo)簽： Verilog xilinx fpga VGA
上傳時(shí)間： 2013-08-16
上傳用戶：jasson5678
用Verilog語言編寫的FPGA控制PWM的程序.利用碼盤脈沖進(jìn)行調(diào)速,進(jìn)行過簡單試驗(yàn),可用.沒有經(jīng)過長期驗(yàn)證.做簡單修改即可應(yīng)用!
標(biāo)簽： Verilog FPGA PWM 語言
上傳用戶：梧桐
基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時(shí)間： 2013-08-18
上傳用戶：BOBOniu
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