本文主要介紹如何在Vivado設計套件中進行時序約束，原文出自Xilinx中文社區。 Vivado軟件相比于ISE的一大轉變就是約束文件，ISE軟件支持的是UCF(User Constraints File)，而Vivado軟件轉換到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)標準，另外集成了Xilinx的一些約束標準，可以說這一轉變是Xilinx向業界標準的靠攏。Altera從TimeQuest開始就一直使用SDC標準，這一改變，相信對于很多工程師來說是好事，兩個平臺之間的轉換會更加容易些。
上傳時間： 2018-07-13
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FPGA開發全攻略(下冊) 如何克服 FPGA I/O 引腳分配挑戰 作者：Brian Jackson 產品營銷經理Xilinx, Inc. brian.jackson@xilinx.com 對于需要在 PCB 板上使用大規模 FPGA 器件的設計人員來說，I/O 引腳分配是必須面對的眾多挑戰之一。 由于眾多原因，許多設計人員發表為大型 FPGA 器件和高級 BGA 封裝確定 I/O 引腳配置或布局方案越來越困難。 但是組合運用多種智能 I/O 規劃工具，能夠使引腳分配過程變得更輕松。 在 PCB 上定義 FPGA 器件的 I/O 引腳布局是一項艱巨的設計挑戰，即可能幫助設計快速完成，也有可能造 成設計失敗。 在此過程中必須平衡 FPGA 和 PCB 兩方面的要求，同時還要并行完成兩者的設計。 如果僅僅針 對 PCB 或 FPGA 進行引腳布局優化，那么可能在另一方面引起設計問題。 為了解引腳分配所引起的后果，需要以可視化形式顯示出 PCB 布局和 FPGA 物理器件引腳，以及內部 FPGA I/O 點和相關資源。 不幸的是，到今天為止還沒有單個工具或方法能夠同時滿足所有這些協同設計需求。 然而，可以結合不同的技術和策略來優化引腳規劃流程并積極采用 Xilinx? PinAhead 技術等新協同設計工 具來發展出一套有效的引腳分配和布局方法。 賽靈思公司在 ISE? 軟件設計套件 10.1 版中包含了 PinAhead。 賽靈思公司開發了一種規則驅動的方法。首先根據 PCB 和 FPGA 設計要求定義一套初始引腳布局，這樣利 用與最終版本非常接近的引腳布局設計小組就可以盡可能早地開始各自的設計流程。 如果在設計流程的后期由 于 PCB 布線或內部 FPGA 性能問題而需要進行調整，在采用這一方法晨這些問題通常也已經局部化了，只需要 在 PCB 或 FPGA 設計中進行很小的設計修改。
標簽： FPGA開發全攻略
上傳時間： 2022-03-28
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Xilinx EDK是一個囊括所有用于設計嵌入式編程系統的解決方案。這個預配置的套件包括了Platform Studio工具以及您用嵌入式IBM PowerPC? 硬件處理器核和/或Xilinx MicroBlaze?軟處理器核進行Xilinx平臺FPGA設計時所需的技術文檔和IP.
上傳時間： 2013-05-17
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ISE® 12 軟件設計套件，實現了具有更高設計生產力的功耗和成本的突破性優化。ISE 設計套件首次利用“智能”時鐘門控技術，將動態功耗降低多達 30%。此外，該新型套件還提供了基于時序的高級設計保存功能、為即插即用設計提供符合 AMBA 4 AXI4 規范的 IP 支持，同時具備第四代部分重配置功能的直觀設計流程，可降低多種高性能應用的系統成本。
上傳時間： 2013-05-15
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在為所有 Xilinx® Virtex®-6 和 Spartan®-6 FPGA 產品系列提供全面生產支持的同時，ISE 12 版本作為業界唯一一款領域專用設計套件，不斷發展和演進，可以為邏輯、數字信號處理(DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽靈思還在 ISE 12 套件中采用了大量軟件基礎架構，并改進了設計方法，從而不僅可縮短運行時間，提高系統集成度，而且還能在最新一代器件產品系列和目標設計平臺上擴展 IP 互操作性
上傳時間： 2013-04-15
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本書以FPGA/CPLD設計流程為主線，闡述了如何合理地利用ISE設計平臺集成的各種設計工具，高效地完成FPGA/CPLD的設計方法與技巧。全書在介紹FPGA/CPLD概念和設計流程的基礎上，依次論述了工程管理與設計輸入、仿真、綜合、約束、實現與布局布線、配置調試等主要設計步驟在ISE集成環境中的實現方法與技巧。 本書立足于工程實踐，結合作者多年工作經驗，選用大量典型實例，并配有一定數量的練習題。本書配套光盤收錄了所有實例的完整工程目錄、源代碼、詳細操作步驟和使用說明，利于讀者邊學邊練，提高實際應用能力。 本書可作為高等院校通信工程、電子工程、計算機、微電子與半導體學等專業的教材，也可作為硬件工程師和IC工程師的實用工具書。
標簽： Xilinx-ISE FPGA CPLD 71.7
上傳時間： 2013-06-24
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隨著電子工業應用領域需求的增長，要實現復雜程度較高的數字電子系統，對數據處理能力提出越來越高的要求。定點運算已經很難滿足高性能數字系統的需要，而浮點數相對于定點數，具有表述范圍寬，有效精度高等優點，在航空航天、遙感、機器人技術以及涉及指數運算和信號處理等領域有著廣泛的應用。對浮點運算的要求主要體現在兩個方面：一是速度，即如何快速有效的完成浮點運算；二是精度，即浮點運算能夠提供多少位的有效數字。 計算機性價比的提高以及可編程邏輯器件的出現，對傳統的數字電子系統設計方法進行了變革。FPGA(Field Programmable Gate Array，現場可編程門陣列)讓設計師通過設計芯片來實現電子系統的功能，將傳統的固件選用及電路板設計工作放在芯片設計中進行。FPGA可以完成極其復雜的時序與組合邏輯電路功能，適用于高速、高密度，如運算器、數字濾波器、二維卷積器等具有復雜算法的邏輯單元和信號處理單元的邏輯設計領域。 鑒于FPGA技術的特點和浮點運算的廣泛應用，本文基于FPGA將浮點運算結合實際應用設計一個觸摸式浮點計算器，主要目的是通過VHDL語言編程來實現浮點數的加減、乘除和開方等基本運算功能。 (1)給出系統的整體框架設計和各模塊的實現，包括芯片的選擇、各模塊之間的時序以及控制、每個運算模塊詳細的工作原理和算法設計流程； (2)通過VHDL語言編程來實現浮點數的加減、乘除和開方等基本運算功能； (3)在Xilinx ISE環境下，對系統的主要模塊進行開發設計及功能仿真，驗證了基于FPGA的浮點運算。
上傳時間： 2013-04-24
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ispLEVER2.0是一套完整的EDA軟件。設計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設計的數字電子系統進行功能仿真和時序仿真。編譯器是此軟件的核心，能進行邏輯優化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖件。軟件支持原有Lattice公司的GAL、ispLSI、MACH、ispGDX、ORCA2、ORCA3、ORCA4和最新的ispMACH器件。Xilinx.ISE.Design.Suite（北京市電子設計競賽指定軟件）
標簽： ispLEVER2
上傳時間： 2013-04-24
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ST Cortex-M3高性能評估套件，USB，Ethernet，CAN，MicroSD Card……
上傳時間： 2013-06-20
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大家好，歡迎Vivado的一個快速演示，它是xilinx新的設計套件，應用到7系列和以上的系列器件。
上傳時間： 2013-08-03
上傳用戶：xiaoxiang
