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讀卡器模塊

ZLG500A12電子讀卡模塊使用指南文檔

ZLG500A12電子讀卡模塊使用指南文檔

標(biāo)簽： 500A ZLG 500 A12

上傳時(shí)間： 2015-07-13

上傳用戶：李彥東
無(wú)線供電、充電模塊

無(wú)線供電、充電模塊

標(biāo)簽： 無(wú)線模

上傳時(shí)間： 2013-06-07

上傳用戶：eeworm
無(wú)線供電、充電模塊.pdf

專輯類-實(shí)用電子技術(shù)專輯-385冊(cè)-3.609G 無(wú)線供電、充電模塊.pdf

標(biāo)簽： 無(wú)線模

上傳時(shí)間： 2013-07-18

上傳用戶：15071087253
刷卡器驅(qū)動(dòng)源程序

刷卡器驅(qū)動(dòng)源程序

標(biāo)簽： 驅(qū)動(dòng) 源程序

上傳時(shí)間： 2013-12-18

上傳用戶：cxl274287265
本程式為使用Verilog語(yǔ)言寫(xiě)控制DRAM的控制模塊, 可以簡(jiǎn)易的控制DRAM IC, 本程式已經(jīng)過(guò)系統(tǒng)驗(yàn)證.

本程式為使用Verilog語(yǔ)言寫(xiě)控制DRAM的控制模塊, 可以簡(jiǎn)易的控制DRAM IC, 本程式已經(jīng)過(guò)系統(tǒng)驗(yàn)證.

標(biāo)簽： DRAM Verilog 控制程式

上傳時(shí)間： 2014-01-14

上傳用戶：tzl1975
FPGA Seg7七段顯示器模組副程式 Veliog

FPGA Seg7七段顯示器模組副程式 Veliog

標(biāo)簽： Veliog FPGA Seg7 模

上傳時(shí)間： 2015-08-10

上傳用戶：songyue1991
本軟定時(shí)器模快所通過(guò)一個(gè)唯一的索引（即序號(hào)）來(lái)表識(shí)每一個(gè)軟定時(shí)器

本軟定時(shí)器?？焖ㄟ^(guò)一個(gè)唯一的索引（即序號(hào)）來(lái)表識(shí)每一個(gè)軟定時(shí)器，這個(gè)序號(hào)從0到MAX_SOFT_TIMER-1 ，最多為255個(gè)。要使用軟定時(shí)器模塊，首先需要讓軟定時(shí)器管理任務(wù)運(yùn)行起來(lái)。軟定時(shí)器管理任務(wù)的函數(shù)名稱為SoftTimer，所以只需要Small RTOS的要求在Config.h的數(shù)組TaskFuction加上SoftTimer項(xiàng)即可。因?yàn)檐浂〞r(shí)器執(zhí)行的任務(wù)時(shí)間等因素不確定，所以一般把這個(gè)任務(wù)優(yōu)先級(jí)定得比較低。

標(biāo)簽： 軟定時(shí)器模索引

上傳時(shí)間： 2013-12-21

上傳用戶：xiaoxiang
DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K

DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.

標(biāo)簽： signal_out signal_in DPLL 模

上傳時(shí)間： 2013-12-26

上傳用戶：希醬大魔王
通過(guò)讀取打卡器上傳送過(guò)來(lái)的串口數(shù)據(jù),識(shí)別打卡人

通過(guò)讀取打卡器上傳送過(guò)來(lái)的串口數(shù)據(jù),識(shí)別打卡人

標(biāo)簽： 讀取傳送串口數(shù)據(jù) 識(shí)別

上傳時(shí)間： 2016-05-01

上傳用戶：ANRAN
刷卡器的源代碼(上位機(jī),下位機(jī),PCB板圖)

刷卡器的源代碼(上位機(jī),下位機(jī),PCB板圖)

標(biāo)簽： PCB 源代碼上位機(jī) 下位機(jī)

上傳時(shí)間： 2016-06-01

上傳用戶：wys0120

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