verilog編寫基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫 模塊
上傳時間： 2013-08-19
上傳用戶：18752787361
VCO和移相器適合3G的頻率使用
標(biāo)簽： vco 移相器
上傳時間： 2014-12-23
上傳用戶：水口鴻勝電器
介紹一種以AT89C51單片機為核心器件，采用晶閘管實現(xiàn)交一交變頻的無環(huán)流靜止進(jìn)相器。論述了這種靜止進(jìn)相器的硬件結(jié)構(gòu)，I：作原理，補償方法。這種進(jìn)相器進(jìn)相補償效果明顯，具有很好的實用價值。
標(biāo)簽： C2051 2051 89C AT
上傳時間： 2013-11-23
上傳用戶：leixinzhuo
7400 2輸入端四與非門 7401 集電極開路2輸入端四與非門 7402 2輸入端四或非門 7403 集電極開路2輸入端四與非門 7404 六反相器 7405 集電極開路六反相器 7406 集電極開路六反相高壓驅(qū)動器 7407 集電極開路六正相高壓驅(qū)動器 7408 2輸入端四與門 7409 集電極開路2輸入端四與門 7410 3輸入端3與非門 74107 帶清除主從雙J-K觸發(fā)器 74109 帶預(yù)置清除正觸發(fā)雙J-K觸發(fā)器 7411 3輸入端3與門 74112 帶預(yù)置清除負(fù)觸發(fā)雙J-K觸發(fā)器 7412 開路輸出3輸入端三與非門 74121 單穩(wěn)態(tài)多諧振蕩器 74122 可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器 74123 雙可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器 74125 三態(tài)輸出高有效四總線緩沖門 74126 三態(tài)輸出低有效四總線緩沖門 7413 4輸入端雙與非施密特觸發(fā)器 74132 2輸入端四與非施密特觸發(fā)器 74133 13輸入端與非門 74136 四異或門 74138 3-8線譯碼器/復(fù)工器 74139 雙2-4線譯碼器/復(fù)工器 7414 六反相施密特觸發(fā)器 74145 BCD—十進(jìn)制譯碼/驅(qū)動器 7415 開路輸出3輸入端三與門 74150 16選1數(shù)據(jù)選擇/多路開關(guān) 74151 8選1數(shù)據(jù)選擇器 74153 雙4選1數(shù)據(jù)選擇器 74154 4線—16線譯碼器
標(biāo)簽： 輸入端 7400 7401 7402
上傳時間： 2014-01-10
上傳用戶：jackgao
FPGA數(shù)字移相器,編程環(huán)境為QUIRTE2,編程語言采用硬件描述語言vhdl
標(biāo)簽： QUIRTE FPGA vhdl 數(shù)字移相器
上傳時間： 2013-12-19
上傳用戶：songrui
電路由CD4069六反相器和74LS30八輸入一輸出與非門,可控硅電路組成的六路斷路,二路閉路多路報警器,
標(biāo)簽： 4069 電路 CD 30
上傳時間： 2015-08-23
上傳用戶：CHINA526
數(shù)字邊沿鑒相器 verilog源程序
標(biāo)簽： verilog 數(shù)字 鑒相器 源程序
上傳時間： 2014-12-07
上傳用戶：爺?shù)臍赓|(zhì)
DPLL由 鑒相器 模K加減計數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數(shù)器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標(biāo)簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
上傳時間： 2016-08-09
介紹數(shù)字鎖相環(huán)的基本結(jié)構(gòu),詳細(xì)分析基于FPGA的數(shù)字鎖相環(huán)的鑒相器、環(huán)路濾波器、壓控振蕩器各部分的實現(xiàn)方法,并給出整個數(shù)字鎖相環(huán)的實現(xiàn)原理圖。仿真結(jié)果表明,分析合理,設(shè)計正確。
標(biāo)簽： FPGA 數(shù)字鎖相環(huán) 分 基本結(jié)構(gòu)
上傳時間： 2016-08-12
上傳用戶：xiaoyunyun
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