這是用VHDL語言寫的32位分頻器的程序,可直接運(yùn)行,看結(jié)果,歡迎使用。多指正,交流。
資源簡(jiǎn)介:這是用VHDL語言寫的32位分頻器的程序,可直接運(yùn)行,看結(jié)果,歡迎使用。多指正,交流。
上傳時(shí)間: 2015-05-11
上傳用戶:chenlong
資源簡(jiǎn)介:這是用VHDL語言寫8051單片機(jī)的文檔和程序.
上傳時(shí)間: 2014-01-04
上傳用戶:希醬大魔王
資源簡(jiǎn)介:這是用VHDL語言(硬件描述語言)寫的一個(gè)二維 8*8塊的離散余弦變換(DCT)以及反變換(IDCT).全同步設(shè)計(jì),低門數(shù).可以用于多媒體及打印應(yīng)用領(lǐng)域.
上傳時(shí)間: 2015-06-03
上傳用戶:caiiicc
資源簡(jiǎn)介:這是用C語言寫的USB源程序,相信對(duì)大家有所幫助
上傳時(shí)間: 2015-04-23
上傳用戶:xuanchangri
資源簡(jiǎn)介:單片機(jī)標(biāo)準(zhǔn)鍵盤PS2與單片機(jī)通信這是用C語言寫 的哈
上傳時(shí)間: 2014-01-03
上傳用戶:BIBI
資源簡(jiǎn)介:本程序是用VHDL語言寫的,包括AD0809,雙口RAM等程序。已經(jīng)調(diào)試過
上傳時(shí)間: 2015-08-04
上傳用戶:ynsnjs
資源簡(jiǎn)介:這是用VHDL 語言編寫的參數(shù)可以直接設(shè)置的2n倍時(shí)鐘分頻器,在運(yùn)用時(shí),不需要閱讀VHDL源代碼,只需要把clk_div2n.vhd加入當(dāng)前工程便可以直接調(diào)用clk_div2n.bsf。
上傳時(shí)間: 2015-08-23
上傳用戶:xinyuzhiqiwuwu
資源簡(jiǎn)介:這是用VHDL語言編寫的一個(gè)DDS頻率合成器的源程序
上傳時(shí)間: 2013-12-27
上傳用戶:lijinchuan
資源簡(jiǎn)介:這是用C語言寫的一個(gè)數(shù)據(jù)結(jié)構(gòu)實(shí)驗(yàn),在VISUAL C++環(huán)境中實(shí)現(xiàn)的,很有意思哦
上傳時(shí)間: 2014-10-14
上傳用戶:PresidentHuang
資源簡(jiǎn)介:這是用VHDL語言編譯的交通燈程序,十分好用
上傳時(shí)間: 2014-01-11
上傳用戶:冇尾飛鉈
資源簡(jiǎn)介:這是用C語言寫的火焰繚繞的一個(gè)程序,其中用到了一些隨機(jī)數(shù)方面的算法.
上傳時(shí)間: 2013-12-18
上傳用戶:zhengzg
資源簡(jiǎn)介:這是用VHDL語言設(shè)計(jì)的四輸入與非門電路,很簡(jiǎn)單,也很實(shí)用,希望對(duì)大家能有幫助,謝謝批評(píng)指導(dǎo).
上傳時(shí)間: 2016-06-22
上傳用戶:xhz1993
資源簡(jiǎn)介:這是用C語言寫的,關(guān)于數(shù)據(jù)結(jié)構(gòu)中單鏈表的源代碼!
上傳時(shí)間: 2016-07-06
上傳用戶:zxc23456789
資源簡(jiǎn)介:這是用C語言寫的蟻群算法程序,和C++相比,這個(gè)程序要更簡(jiǎn)單,易懂,好看,所以還是看這個(gè)的好.
上傳時(shí)間: 2014-12-04
上傳用戶:rishian
資源簡(jiǎn)介:是用VHDL語言寫的對(duì)A/D轉(zhuǎn)換模塊的控制程序,希望對(duì)大家有幫助。
上傳時(shí)間: 2013-12-21
上傳用戶:dongbaobao
資源簡(jiǎn)介:這是用python語言寫的一個(gè)數(shù)字廣播的信號(hào)處理工具包。利用它,加上一個(gè)RF模塊就可以實(shí)現(xiàn)數(shù)字廣播信號(hào)的發(fā)射。
上傳時(shí)間: 2016-12-01
上傳用戶:bjgaofei
資源簡(jiǎn)介:這是用C語言寫的一個(gè)學(xué)生成績(jī)管理系統(tǒng),有什么問題多多指教。
上傳時(shí)間: 2013-12-12
上傳用戶:invtnewer
資源簡(jiǎn)介:這是用VHDL語言編寫的3-8編碼器,可以看到程序簡(jiǎn)單可行
上傳時(shí)間: 2017-01-19
上傳用戶:愛死愛死
資源簡(jiǎn)介:這是用VHDL語言編寫的數(shù)字鐘。可以設(shè)置時(shí)分秒,還可以整點(diǎn)報(bào)時(shí)。
上傳時(shí)間: 2017-08-11
上傳用戶:zhyiroy
資源簡(jiǎn)介:用VHDL語言 來實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容
上傳時(shí)間: 2016-10-27
上傳用戶:xg262122
資源簡(jiǎn)介:本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50%的奇數(shù)分頻。利用VHDL語言編程,并用QUARTERS||4.0進(jìn)行仿真,用 FPGA 芯片實(shí)現(xiàn)。 關(guān)鍵詞:半整數(shù),可控分頻器,VHDL, FPGA
上傳時(shí)間: 2015-11-27
上傳用戶:tyler
資源簡(jiǎn)介:數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí),將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比,數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的,方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間: 2016-10-13
上傳用戶:wangzhen1990
資源簡(jiǎn)介:數(shù)控分頻器的設(shè)計(jì) 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí),將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比,例3的數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的,方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間: 2013-12-11
上傳用戶:黑漆漆
資源簡(jiǎn)介:此文件為EDA的8位分頻器,但可以用于不同位分頻器,如:1位到10位等,用Quartus軟件來,以文件VHD格式編譯即可
上傳時(shí)間: 2013-12-25
上傳用戶:003030
資源簡(jiǎn)介:該文檔為FPGA_ASIC-基于CPLD、FPGA的半整數(shù)分頻器的設(shè)計(jì)講解文檔,是一份很不錯(cuò)的參考資料,具有較高參考價(jià)值,感興趣的可以下載看看………………
上傳時(shí)間: 2022-02-26
上傳用戶:slq1234567890
資源簡(jiǎn)介:基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì),用于設(shè)計(jì)EDA
上傳時(shí)間: 2013-09-03
上傳用戶:pioneer_lvbo
資源簡(jiǎn)介:基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì),用于設(shè)計(jì)EDA
上傳時(shí)間: 2015-04-09
上傳用戶:凌云御清風(fēng)
資源簡(jiǎn)介:一個(gè)基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)的文檔資料
上傳時(shí)間: 2016-07-13
上傳用戶:CHENKAI
資源簡(jiǎn)介:本程序是用VHDL語言實(shí)現(xiàn)異步通信控制器, hao1.vhd為主程序,hao1.scf為仿真波形
上傳時(shí)間: 2015-05-25
上傳用戶:yt1993410
資源簡(jiǎn)介:這是我從網(wǎng)上找到的用VHDL語言寫的sdram控制器的代碼。我的郵箱:wleechina@163.com
上傳時(shí)間: 2014-10-10
上傳用戶:chfanjiang