用verilog實(shí)現(xiàn)的四乘四鍵盤(pán)程序,在Quartus II上編譯通過(guò)并成功
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的四乘四鍵盤(pán)程序,在Quartus II上編譯通過(guò)并成功
上傳時(shí)間： 2015-05-13
上傳用戶(hù)：ruan2570406
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的電子日歷程序,在Quartus II上編譯通過(guò)并成功實(shí)現(xiàn)
上傳時(shí)間： 2014-01-08
上傳用戶(hù)：fhzm5658
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的記時(shí)器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：GHF
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的搶答器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行
上傳時(shí)間： 2014-01-14
上傳用戶(hù)：sunjet
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過(guò)
上傳時(shí)間： 2013-08-21
上傳用戶(hù)：lixinxiang
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過(guò)
上傳時(shí)間： 2014-01-26
上傳用戶(hù)：壞壞的華仔
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的數(shù)字跑表，下載到FPGA開(kāi)發(fā)板上驗(yàn)證通過(guò)。下載后從新分配引腳即可用。
上傳時(shí)間： 2014-01-13
上傳用戶(hù)：頂?shù)弥?/p>
資源簡(jiǎn)介：用c寫(xiě)的ftp客戶(hù)端源代碼,可以在UNIX,Windows下編譯通過(guò),學(xué)習(xí)的好代碼!
上傳時(shí)間： 2015-01-30
上傳用戶(hù)：181992417
資源簡(jiǎn)介：使用Microchip公司16F648實(shí)現(xiàn)4*6鍵盤(pán)程序. 在PICC環(huán)境下編譯通過(guò),包含RS485通訊. 代碼完整,可供參考.
上傳時(shí)間： 2014-01-07
上傳用戶(hù)：CHINA526
資源簡(jiǎn)介：用Java實(shí)現(xiàn)的數(shù)據(jù)結(jié)構(gòu)四種排序算法，快速，冒泡，直接插入和選擇排序
上傳時(shí)間： 2014-01-09
上傳用戶(hù)：jeffery
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!
上傳時(shí)間： 2013-07-13
上傳用戶(hù)：LSPSL
資源簡(jiǎn)介：此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開(kāi)發(fā).
上傳時(shí)間： 2014-01-20
上傳用戶(hù)：zhichenglu
資源簡(jiǎn)介：這是我下的一個(gè)用verilog實(shí)現(xiàn)的除法代碼
上傳時(shí)間： 2015-10-01
上傳用戶(hù)：zhuoying119
資源簡(jiǎn)介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。
上傳時(shí)間： 2013-12-28
上傳用戶(hù)：wmwai1314
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的串口異步通信，適用于RS232
上傳時(shí)間： 2016-03-31
上傳用戶(hù)：tb_6877751
資源簡(jiǎn)介：一個(gè)用verilog實(shí)現(xiàn)的fpga上的uart接口模塊，包括測(cè)試模塊和實(shí)體，并實(shí)現(xiàn)了輸出接口和狀態(tài)接口。
上傳時(shí)間： 2014-07-19
上傳用戶(hù)：gengxiaochao
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的秒表 用verilog實(shí)現(xiàn)的秒表
上傳時(shí)間： 2016-07-30
上傳用戶(hù)：miaochun888
資源簡(jiǎn)介：用verilog寫(xiě)的4*4小鍵盤(pán)按鍵檢測(cè)程序。本工程已經(jīng)編譯好?？梢灾苯釉贏tera DE1 Fpga開(kāi)發(fā)板上運(yùn)行
上傳時(shí)間： 2016-09-17
上傳用戶(hù)：fnhhs
資源簡(jiǎn)介：用verilog 實(shí)現(xiàn)的電子時(shí)鐘，給初學(xué)者一個(gè)模版，學(xué)習(xí)verilog。
上傳時(shí)間： 2016-10-02
上傳用戶(hù)：a673761058
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的序列檢測(cè)器，可以檢測(cè)出任意規(guī)定序列
上傳時(shí)間： 2014-02-21
上傳用戶(hù)：lxm
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的移位寄存器，可以實(shí)現(xiàn)左移、右移等功能
上傳時(shí)間： 2014-01-23
上傳用戶(hù)：520
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的電子時(shí)鐘顯示器，可以顯示24小時(shí)制的時(shí)間
上傳時(shí)間： 2014-01-11
上傳用戶(hù)：wangyi39
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的epp與sram通信的程序
上傳時(shí)間： 2014-11-02
上傳用戶(hù)：a673761058
資源簡(jiǎn)介：該文檔為用verilog實(shí)現(xiàn)的貪吃蛇游戲(基于FPGA開(kāi)發(fā)板)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-01-19
上傳用戶(hù)：1208020161
資源簡(jiǎn)介：該文檔為用verilog實(shí)現(xiàn)的貪吃蛇游戲(基于FPGA開(kāi)發(fā)板)總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-05-08
上傳用戶(hù)：slq1234567890
資源簡(jiǎn)介：用c實(shí)現(xiàn)的列車(chē)運(yùn)行情況記錄程序，包括gps，鍵盤(pán)，lcd，gprs
上傳時(shí)間： 2017-06-27
上傳用戶(hù)：ecooo
資源簡(jiǎn)介：用powerbuilder實(shí)現(xiàn)的部門(mén)與人事管理程序
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：hoperingcong
資源簡(jiǎn)介：用89C2051實(shí)現(xiàn)的軟PLC。PLC程序存在24C04,用按健輸入程序，數(shù)碼管顯示，程序以解釋的方式執(zhí)行。
上傳時(shí)間： 2015-03-11
上傳用戶(hù)：zhengjian
資源簡(jiǎn)介：用MATLAB實(shí)現(xiàn)的神經(jīng)網(wǎng)絡(luò)控制器設(shè)計(jì)程序以及性能測(cè)試仿真程序
上傳時(shí)間： 2015-03-13
上傳用戶(hù)：黑漆漆
資源簡(jiǎn)介：用MATLAB實(shí)現(xiàn)的網(wǎng)絡(luò)設(shè)計(jì)與測(cè)試程序，為神經(jīng)網(wǎng)絡(luò)理論的應(yīng)用
上傳時(shí)間： 2015-03-13
上傳用戶(hù)：wl9454
