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  標(biāo)簽： vhdl CPU 語(yǔ)言 分

  上傳時(shí)間： 2015-06-11

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• 用vhdl語(yǔ)言設(shè)計(jì)CPU中的一部分：乘法器的設(shè)計(jì)免費(fèi)下載

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  上傳時(shí)間： 2015-06-11

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• 用vhdl語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法

  標(biāo)簽： vhdl CPLD FPGA 語(yǔ)言

  上傳時(shí)間： 2013-09-05

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• 用vhdl語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法

  標(biāo)簽： vhdl CPLD FPGA 語(yǔ)言

  上傳時(shí)間： 2015-04-27

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• 用vhdl語(yǔ)言實(shí)現(xiàn)0--100范圍內(nèi)簡(jiǎn)單計(jì)算器功能的源代碼免費(fèi)下載

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  標(biāo)簽： vhdl 100 語(yǔ)言 計(jì)算器

  上傳時(shí)間： 2015-11-04

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• 用vhdl語(yǔ)言在FPGA或者CPLD上實(shí)現(xiàn)任意波形的產(chǎn)生免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言在FPGA或者CPLD上實(shí)現(xiàn)任意波形的產(chǎn)生

  標(biāo)簽： vhdl FPGA CPLD 語(yǔ)言

  上傳時(shí)間： 2013-12-18

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• 《網(wǎng)絡(luò)機(jī)器人java編程指南》書(shū)籍源碼。這是隨書(shū)光盤的一部分：各章的例子程序。還有另一部分是網(wǎng)絡(luò)機(jī)器人的源碼免費(fèi)下載

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  標(biāo)簽： java 網(wǎng)絡(luò) 機(jī)器人 分

  上傳時(shí)間： 2014-01-11

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• 運(yùn)用vhdl語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。免費(fèi)下載

  資源簡(jiǎn)介：運(yùn)用vhdl語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。

  標(biāo)簽： vhdl 語(yǔ)言 加法器 進(jìn)位

  上傳時(shí)間： 2017-07-18

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• 用vhdl語(yǔ)言描述十六路彩燈的設(shè)計(jì)其開(kāi)發(fā)均在FPGA中免費(fèi)下載

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  標(biāo)簽： vhdl FPGA 語(yǔ)言 彩燈

  上傳時(shí)間： 2014-01-10

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• 這個(gè)程序是用vhdl語(yǔ)言編寫的對(duì)AD7862在數(shù)據(jù)采集中進(jìn)行設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：這個(gè)程序是用vhdl語(yǔ)言編寫的對(duì)AD7862在數(shù)據(jù)采集中進(jìn)行設(shè)計(jì)，并進(jìn)行波形仿真，是對(duì)芯片的進(jìn)一步了解！！希望對(duì)相關(guān)硬件的朋友有用！！

  標(biāo)簽： vhdl 7862 AD 程序

  上傳時(shí)間： 2016-01-15

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• 基于fpga和sopc的用vhdl語(yǔ)言編寫的EDA的32位Nios CPU嵌入式系統(tǒng)軟硬件設(shè)計(jì)免費(fèi)下載

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  標(biāo)簽： fpga vhdl Nios sopc

  上傳時(shí)間： 2016-02-04

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• 基于fpga和sopc的用vhdl語(yǔ)言編寫的EDA的32位Nios CPU嵌入式系統(tǒng)及其DMA設(shè)計(jì)俄羅斯方塊游戲機(jī)免費(fèi)下載

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  標(biāo)簽： fpga vhdl Nios sopc

  上傳時(shí)間： 2013-12-09

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• 利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用vhdl語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試免費(fèi)下載

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  標(biāo)簽： CPLD vhdl 芯片 時(shí)鐘源

  上傳時(shí)間： 2014-01-02

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• 用vhdl語(yǔ)言開(kāi)發(fā)的一個(gè)16位的具有5級(jí)流水線的CPU設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言開(kāi)發(fā)的一個(gè)16位的具有5級(jí)流水線的CPU設(shè)計(jì)

  標(biāo)簽： vhdl CPU 語(yǔ)言 流水線

  上傳時(shí)間： 2013-12-10

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• 利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用vhdl語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試免費(fèi)下載

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  標(biāo)簽： CPLD vhdl 芯片 時(shí)鐘源

  上傳時(shí)間： 2013-12-26

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• 用vhdl 語(yǔ)言設(shè)計(jì)交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對(duì)FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒(méi)有傳統(tǒng)設(shè)計(jì)中的接線問(wèn)題, 所以故障率低、可靠性高,免費(fèi)下載

  資源簡(jiǎn)介：用vhdl 語(yǔ)言設(shè)計(jì)交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對(duì)FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒(méi)有傳統(tǒng)設(shè)計(jì)中的接線問(wèn)題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。

  標(biāo)簽： vhdl FPGA CPLD PLUS

  上傳時(shí)間： 2013-12-28

  上傳用戶：zhengzg

• 這是一個(gè)用vhdl語(yǔ)言實(shí)現(xiàn)的比較完整的ALU,可以用作其他CPU設(shè)計(jì)的部件免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用vhdl語(yǔ)言實(shí)現(xiàn)的比較完整的ALU,可以用作其他CPU設(shè)計(jì)的部件

  標(biāo)簽： vhdl ALU CPU 語(yǔ)言

  上傳時(shí)間： 2013-12-12

  上傳用戶：王楚楚

• 用vhdl語(yǔ)言設(shè)計(jì)簡(jiǎn)單的CPU免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言設(shè)計(jì)簡(jiǎn)單的CPU，重點(diǎn)設(shè)計(jì)微操作代碼，然后設(shè)計(jì)CPU各組成模塊，最后根據(jù)設(shè)計(jì)的微操作設(shè)計(jì)微指令，驗(yàn)證設(shè)計(jì)的正確性?？苫緦?shí)現(xiàn)加、減、乘、除、移位、循環(huán)等操作。

  標(biāo)簽： vhdl CPU 語(yǔ)言

  上傳時(shí)間： 2014-02-22

  上傳用戶：zuozuo1215

• 東南大學(xué)學(xué)生數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)：用vhdl語(yǔ)言編寫Printer與CPU互連的接口程序免費(fèi)下載

  資源簡(jiǎn)介：東南大學(xué)學(xué)生數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)：用vhdl語(yǔ)言編寫Printer與CPU互連的接口程序

  標(biāo)簽： Printer vhdl CPU 東南大學(xué)

  上傳時(shí)間： 2013-12-22

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• 用vhdl 語(yǔ)言描述頻率計(jì)的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用vhdl 語(yǔ)言描述頻率計(jì)的設(shè)計(jì)，其開(kāi)發(fā)均在FPGA中

  標(biāo)簽： vhdl 語(yǔ)言 頻率計(jì)

  上傳時(shí)間： 2013-12-24

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• 用vhdl語(yǔ)言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計(jì)

  標(biāo)簽： vhdl FPGA 語(yǔ)言 交換機(jī)

  上傳時(shí)間： 2013-04-24

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• 用vhdl語(yǔ)言設(shè)計(jì)基于FPGA器件的高采樣率FIR濾波器免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言設(shè)計(jì)基于FPGA器件的高采樣率FIR濾波器,基于vhdl與CPLD器件的FIR數(shù)字濾波器的設(shè)計(jì)

  標(biāo)簽： vhdl FPGA FIR 語(yǔ)言

  上傳時(shí)間： 2013-08-07

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• vhdl語(yǔ)言100例詳解。詳細(xì)講解了用vhdl語(yǔ)言進(jìn)行數(shù)字電路和數(shù)字系統(tǒng)設(shè)計(jì)的知識(shí)。用100個(gè)實(shí)例免費(fèi)下載

  資源簡(jiǎn)介：vhdl語(yǔ)言100例詳解。詳細(xì)講解了用vhdl語(yǔ)言進(jìn)行數(shù)字電路和數(shù)字系統(tǒng)設(shè)計(jì)的知識(shí)。用100個(gè)實(shí)例，不僅進(jìn)行基礎(chǔ)的門電路設(shè)計(jì)，而且還有較為復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。這些實(shí)例可以直接被調(diào)用。

  標(biāo)簽： vhdl 100 語(yǔ)言 數(shù)字電路

  上傳時(shí)間： 2014-01-07

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• 用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。免費(fèi)下載

  資源簡(jiǎn)介：用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。

  標(biāo)簽： Verilog HDL 全加器 語(yǔ)言

  上傳時(shí)間： 2015-05-02

  上傳用戶：zukfu

• 全加器的詳細(xì)設(shè)計(jì)思路和用vhdl語(yǔ)言編寫的詳細(xì)源代碼免費(fèi)下載

  資源簡(jiǎn)介：全加器的詳細(xì)設(shè)計(jì)思路和用vhdl語(yǔ)言編寫的詳細(xì)源代碼

  標(biāo)簽： vhdl 全加器 詳細(xì)設(shè)計(jì) 編寫

  上傳時(shí)間： 2014-01-12

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• 這是用vhdl語(yǔ)言(硬件描述語(yǔ)言)寫的一個(gè)二維 8*8塊的離散余弦變換(DCT)以及反變換(IDCT).全同步設(shè)計(jì),低門數(shù).可以用于多媒體及打印應(yīng)用領(lǐng)域.免費(fèi)下載

  資源簡(jiǎn)介：這是用vhdl語(yǔ)言(硬件描述語(yǔ)言)寫的一個(gè)二維 8*8塊的離散余弦變換(DCT)以及反變換(IDCT).全同步設(shè)計(jì),低門數(shù).可以用于多媒體及打印應(yīng)用領(lǐng)域.

  標(biāo)簽： vhdl IDCT DCT 變換

  上傳時(shí)間： 2015-06-03

  上傳用戶：caiiicc

• 用vhdl語(yǔ)言編寫的LED顯示器驅(qū)動(dòng)電路的設(shè)計(jì)源程序免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言編寫的LED顯示器驅(qū)動(dòng)電路的設(shè)計(jì)源程序

  標(biāo)簽： vhdl LED 語(yǔ)言 編寫

  上傳時(shí)間： 2015-07-27

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• ic設(shè)計(jì)入門 用vhdl語(yǔ)言設(shè)計(jì)IC的一些主要方法和說(shuō)明免費(fèi)下載

  資源簡(jiǎn)介：ic設(shè)計(jì)入門 用vhdl語(yǔ)言設(shè)計(jì)IC的一些主要方法和說(shuō)明

  標(biāo)簽： vhdl IC的 語(yǔ)言

  上傳時(shí)間： 2015-08-17

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• 這是本人在Max plus2環(huán)境下用vhdl語(yǔ)言編的交通燈控制程序。做EDA課程設(shè)計(jì)的朋友可以下來(lái)參考參考。免費(fèi)下載

  資源簡(jiǎn)介：這是本人在Max plus2環(huán)境下用vhdl語(yǔ)言編的交通燈控制程序。做EDA課程設(shè)計(jì)的朋友可以下來(lái)參考參考。

  標(biāo)簽： plus2 vhdl Max EDA

  上傳時(shí)間： 2014-01-19

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• 用vhdl語(yǔ)言實(shí)現(xiàn)DDS直接數(shù)字頻率合成器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用vhdl語(yǔ)言實(shí)現(xiàn)DDS直接數(shù)字頻率合成器的設(shè)計(jì)，采用正弦RAM表，可實(shí)現(xiàn)頻率可控的正弦數(shù)字信號(hào)，編譯、仿真通過(guò)。

  標(biāo)簽： vhdl DDS 語(yǔ)言 數(shù)字頻率合成器

  上傳時(shí)間： 2014-01-04

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