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  上傳時間： 2017-07-18

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  標(biāo)簽： verilog 加法器 HDL 進位

  上傳時間： 2013-12-17

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• 通過VHDL語言實現(xiàn)四位無符號數(shù)的加法免費下載

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  標(biāo)簽： VHDL 語言 符號 加法

  上傳時間： 2013-12-21

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• 運用VHDL語言實現(xiàn)的免費下載

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  標(biāo)簽： VHDL 語言

  上傳時間： 2013-12-30

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• 11,13,16位超前進位加法器的Verilog HDL源代碼。免費下載

  資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時間： 2013-12-28

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• 十六位超前進位加法器免費下載

  資源簡介：十六位超前進位加法器，Verilog HDL

  標(biāo)簽： 十六位 加法器 進位

  上傳時間： 2015-09-21

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• 8位超前進位加法器 就是使各位的進位直接由加數(shù)和被加數(shù)來決定免費下載

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  標(biāo)簽： 進位 8位 加法器

  上傳時間： 2016-04-25

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• 基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊免費下載

  資源簡介：基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊

  標(biāo)簽： Verilog HDL 進位 加法器

  上傳時間： 2014-01-07

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• Verilog寫的 8 位超前進位加法器免費下載

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  標(biāo)簽： Verilog 進位 加法器

  上傳時間： 2017-07-01

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• 用VHDL語言設(shè)計CPU中的一部分：加法器的設(shè)計免費下載

  資源簡介：用VHDL語言設(shè)計CPU中的一部分：加法器的設(shè)計，包括多種加法器的設(shè)計方法！內(nèi)容為英文

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  上傳時間： 2015-06-11

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• 超前進位加法器是通常數(shù)字設(shè)計所必備的免費下載

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  上傳時間： 2016-11-23

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• 32位單精度浮點加法器免費下載

  資源簡介：32位單精度浮點加法器。進行用加法運算，仿真輸出

  標(biāo)簽： 精度 浮點 加法器

  上傳時間： 2013-04-24

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  上傳時間： 2016-05-30

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• VHDL實現(xiàn)的超前進位加法器免費下載

  資源簡介：VHDL實現(xiàn)的超前進位加法器

  標(biāo)簽： VHDL 進位 加法器

  上傳時間： 2015-03-04

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• 用Verilog語言實現(xiàn)了一個8bit的超前進位加法器免費下載

  資源簡介：用Verilog語言實現(xiàn)了一個8bit的超前進位加法器，其中包括測試文件。

  標(biāo)簽： Verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

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• 超前進位加法器得VHDL實現(xiàn)小點資料代碼免費下載

  資源簡介：超前進位加法器得VHDL實現(xiàn)小點資料代碼

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  上傳時間： 2016-02-06

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• 介紹了基于Altera 公司的CPLD 芯片F(xiàn)L EX10 K,以及利用VHDL 語言實現(xiàn)多位二進 制碼轉(zhuǎn)換成8421BCD 碼的原理、設(shè)計思路和軟件實現(xiàn)。免費下載

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  標(biāo)簽： Altera 8421 CPLD VHDL

  上傳時間： 2016-11-03

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• 用VHDL語言設(shè)計四位全加器免費下載

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  標(biāo)簽： VHDL 語言 全加器

  上傳時間： 2013-12-26

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• VHDL語言100例 VHDL學(xué)習(xí)資料VHDL 編程要點VHDL編程心得體會: 100VHDL例子免費下載

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  標(biāo)簽： VHDL

  上傳時間： 2021-10-21

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• VHDL語言實現(xiàn)的16位快速乘法器免費下載

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  標(biāo)簽： VHDL 語言 乘法器

  上傳時間： 2013-11-30

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  上傳時間： 2013-11-29

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• 1024點８位FFT的VHDL語言實現(xiàn)方式免費下載

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  上傳時間： 2015-06-09

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• 利用VHDL語言實現(xiàn)8位到32位的雙向數(shù)據(jù)轉(zhuǎn)換免費下載

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  上傳時間： 2014-01-26

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• 一個超前進位加法器的Verilog實現(xiàn)免費下載

  資源簡介：一個超前進位加法器的Verilog實現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價值

  標(biāo)簽： Verilog 進位 加法器

  上傳時間： 2014-01-04

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• 利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實現(xiàn)。這樣設(shè)計具有體積小、設(shè)計周期短（設(shè)計過程中即可實現(xiàn)時序仿真）、調(diào)試免費下載

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  標(biāo)簽： CPLD VHDL 芯片 時鐘源

  上傳時間： 2014-01-02

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• 兩個4bit超前進位加法器實現(xiàn)8bit加法器免費下載

  資源簡介：兩個4bit超前進位加法器實現(xiàn)8bit加法器

  標(biāo)簽： 4bit 8bit 加法器 進位

  上傳時間： 2016-06-20

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• 八位乘法器VHDL語言實現(xiàn)。使用的工具的ISE7.1免費下載

  資源簡介：八位乘法器VHDL語言實現(xiàn)。使用的工具的ISE7.1，實現(xiàn)八乘八的位相乘。

  標(biāo)簽： VHDL ISE 7.1 乘法器

  上傳時間： 2014-01-17

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• 用VHDL語言實現(xiàn)4位乘法器免費下載

  資源簡介：用VHDL語言實現(xiàn)4位乘法器，已被測試過，可參考使用

  標(biāo)簽： VHDL 語言 乘法器

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• 用VHDL語言實現(xiàn)0--100范圍內(nèi)簡單計算器功能的源代碼免費下載

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  標(biāo)簽： VHDL 100 語言 計算器

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  資源簡介：VHDL語言實現(xiàn)的穿行通訊，可實現(xiàn)閉環(huán)操作，通訊過程中每個bit位采樣3次，保證數(shù)據(jù)準確。

  標(biāo)簽： VHDL 語言 通訊

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