VHDL實現數字時鐘 - 免費下載

VHDL/FPGA/Verilog資源 文件大小：318 K

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318 K
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資源簡介

VHDL實現數字時鐘，利用數碼管和CPLD 設計的計數器實現一個數字時鐘，可以顯示小時，分鐘，秒。程序主要要靠考慮十進制和六十進制計數器的編寫。 以上實驗的程序都在源代碼中有詳細的注釋

源碼文件列表

?? 共 127 個源碼文件 點擊文件名可在線查看源代碼

1 ??
sel.bsf
大小: 3.1 KB
查看源碼
2 ??
clock.map.rpt
大小: 11.95 KB
查看源碼
4 ??
fen60.bsf
大小: 2.15 KB
查看源碼
5 ??
clock.fit.eqn
大小: 43.31 KB
查看源碼
6 ??
clock.map.eqn
大小: 33.03 KB
查看源碼
7 ??
fen24.vhd
大小: 1.36 KB
查看源碼
8 ??
clock.asm.rpt
大小: 6.95 KB
查看源碼
9 ??
clock.map.rpt
大小: 15.09 KB
查看源碼
10 ??
clock.fit.eqn
大小: 25.15 KB
查看源碼
11 ??
clock.map.eqn
大小: 24.41 KB
查看源碼
12 ??
clock.asm.rpt
大小: 6.59 KB
查看源碼
15 ??
clock.vhd
大小: 7.05 KB
查看源碼
??
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