PWM Verilog HDL原碼和底層C驅(qū)動(dòng),即測(cè)試程序,可直接使用
資源簡(jiǎn)介:PWM Verilog HDL原碼和底層C驅(qū)動(dòng),即測(cè)試程序,可直接使用
上傳時(shí)間: 2013-12-19
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資源簡(jiǎn)介:FPGA/CPLD應(yīng)用,uart的Verilog HDL原碼
上傳時(shí)間: 2013-12-28
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資源簡(jiǎn)介:Verilog HDL原碼 一種簡(jiǎn)單的同步FIFO原碼,可以被綜合
上傳時(shí)間: 2013-12-28
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資源簡(jiǎn)介:一個(gè)語(yǔ)法分析程序,C++寫(xiě)的,內(nèi)含原碼和exe文件. 開(kāi)發(fā)工具:DEV-C
上傳時(shí)間: 2015-03-31
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資源簡(jiǎn)介:基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖,已下載實(shí)現(xiàn)\r\n
上傳時(shí)間: 2013-08-18
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資源簡(jiǎn)介:基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼,其功能主要有:時(shí)間設(shè)置,時(shí)間顯示,跑表,分頻,日期設(shè)置,日期顯示等
上傳時(shí)間: 2013-08-18
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資源簡(jiǎn)介:用于計(jì)算CRC的Verilog HDL源碼
上傳時(shí)間: 2015-02-07
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資源簡(jiǎn)介:開(kāi)發(fā)原碼和報(bào)告 這是一個(gè)軟件工程的實(shí)例,其中有些不足之處,但是大體的框架是完整的,供大家參考使用。
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資源簡(jiǎn)介:很好的一個(gè)網(wǎng)上書(shū)店系統(tǒng)!包括原碼和設(shè)計(jì)文件
上傳時(shí)間: 2015-07-06
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資源簡(jiǎn)介:工資管理系統(tǒng)(原碼和論文) 企業(yè)工資管理系統(tǒng)是典型的信息管理系統(tǒng)(MIS),其開(kāi)發(fā)主要包括后臺(tái)數(shù)據(jù)庫(kù)的建立和維護(hù)以及前端應(yīng)用程序的開(kāi)發(fā)兩個(gè)方面。對(duì)于前者要求建立起數(shù)據(jù)一致性和完整性強(qiáng)、數(shù)據(jù)安全性好的庫(kù)。而對(duì)于后者則要求應(yīng)用程序功能完備,易使用等特點(diǎn)...
上傳時(shí)間: 2013-12-29
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資源簡(jiǎn)介:smarty原碼和幫助說(shuō)明,說(shuō)明下面的文字是本人寫(xiě)給初學(xué)者的
上傳時(shí)間: 2014-08-07
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資源簡(jiǎn)介:用delphi調(diào)用Vc的dll,實(shí)例,原碼.和大家分享
上傳時(shí)間: 2013-12-20
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資源簡(jiǎn)介:hmm的matlab原碼和hmm相關(guān)資料
上傳時(shí)間: 2014-01-23
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資源簡(jiǎn)介:操作系統(tǒng)實(shí)驗(yàn)(進(jìn)程調(diào)度和頁(yè)面置換算法)的原碼和電子書(shū)
上傳時(shí)間: 2013-12-23
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資源簡(jiǎn)介:關(guān)于雙口RAM的Verilog HDL源碼
上傳時(shí)間: 2016-04-17
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資源簡(jiǎn)介:pB做的圖書(shū)管理系統(tǒng)全套 有原碼和論文 可以作為畢業(yè)設(shè)計(jì)的參考
上傳時(shí)間: 2013-12-22
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資源簡(jiǎn)介:清華大學(xué)Verilog HDL源碼例子,作業(yè),內(nèi)含源代碼,詳細(xì)的文檔說(shuō)明,非常有用
上傳時(shí)間: 2013-12-27
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資源簡(jiǎn)介:基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖,已下載實(shí)現(xiàn)
上傳時(shí)間: 2016-09-05
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上傳時(shí)間: 2016-09-06
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資源簡(jiǎn)介:mp3學(xué)習(xí)資料 對(duì)初學(xué)者很有幫助 內(nèi)有原碼和原理圖
上傳時(shí)間: 2016-10-01
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資源簡(jiǎn)介:IA-32匯編原代碼,scop算法原碼.相比于c/c++寫(xiě)的原代碼,效率更高
上傳時(shí)間: 2014-10-13
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資源簡(jiǎn)介:c8051的最小系統(tǒng)protues仿真,原碼和仿真文件
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資源簡(jiǎn)介:自已編的算24點(diǎn)的小游戲,原碼和圖片都已附上,做的不好不好笑話
上傳時(shí)間: 2016-11-03
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資源簡(jiǎn)介:Verilog HDL源碼,顯示器段數(shù)碼管數(shù)字累加,測(cè)試通過(guò)
上傳時(shí)間: 2016-11-23
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資源簡(jiǎn)介:從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn):復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法,結(jié)合DSP算法介紹Verilog HDL 設(shè)計(jì)。
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資源簡(jiǎn)介:原碼和使用說(shuō)明都有,用VB和SQL2000綜合、設(shè)計(jì)的
上傳時(shí)間: 2014-01-22
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資源簡(jiǎn)介:我們公司培訓(xùn)linux_sock,上傳原碼和大家一起分享!!
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資源簡(jiǎn)介:清華大學(xué)Verilog HDL源碼作業(yè)實(shí)驗(yàn),適合感興趣的學(xué)習(xí)者學(xué)習(xí),可以提高自己的能力,大家可以多交流哈
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資源簡(jiǎn)介:時(shí)鐘心片 DS1302的控制原碼程序,C語(yǔ)言的版本
上傳時(shí)間: 2013-12-09
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資源簡(jiǎn)介:郭天祥T(mén)X-1C的USB開(kāi)發(fā)板原碼,內(nèi)有驅(qū)動(dòng)文件,固件程序
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