相 關(guān) 資 源

• 采用verilog hdl 語言實(shí)現(xiàn)整形dct算法免費(fèi)下載

  資源簡介：采用verilog hdl 語言實(shí)現(xiàn)整形dct算法，設(shè)計(jì)合理，算法簡單，是紅色邏輯開發(fā)板試驗(yàn)程序，值得一看。

  標(biāo)簽： verilog hdl dct 語言

  上傳時(shí)間： 2013-12-23

  上傳用戶：aeiouetla

• 16階FIR濾波器--本設(shè)計(jì)用verilog hdl語言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！免費(fèi)下載

  資源簡介：16階FIR濾波器--本設(shè)計(jì)用verilog hdl語言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！

  標(biāo)簽： verilog FIR hdl 濾波器

  上傳時(shí)間： 2016-11-26

  上傳用戶：moshushi0009

• 采用verilog hdl語言編寫的實(shí)用電梯控制器免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的實(shí)用電梯控制器，這是一個(gè)在實(shí)驗(yàn)室里模擬的項(xiàng)目，分為主控制器與分控制器，主控制器完成運(yùn)行方向、顯示樓層、關(guān)開電梯門、與分控制器通訊等功能；分控制器是在每一層的設(shè)備，實(shí)現(xiàn)顯示電梯當(dāng)前所在樓層、接收乘客上升下降要求等功能...

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2014-01-23

  上傳用戶：日光微瀾

• 采用verilog hdl語言編寫的步進(jìn)電機(jī)位置系統(tǒng)免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的步進(jìn)電機(jī)位置系統(tǒng)，實(shí)現(xiàn)步進(jìn)電機(jī)的定速、加速、減速、定位，且速率和加減速度都能做到連續(xù)可調(diào)的程序，對控制類相關(guān)的學(xué)習(xí)者價(jià)值很高

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2016-03-21

  上傳用戶：aix008

• 本文件提供了用verilog hdl語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡介：本文件提供了用verilog hdl語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 hdl 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶：ynwbosss

• actel A3P250 fpga用verilog hdl語言實(shí)現(xiàn)串口功能的源代碼免費(fèi)下載

  資源簡介：actel A3P250 fpga用verilog hdl語言實(shí)現(xiàn)串口功能的源代碼

  標(biāo)簽： verilog A3P250 actel fpga

  上傳時(shí)間： 2013-12-23

  上傳用戶：aa17807091

• 采用verilog hdl語言編寫的數(shù)字頻率計(jì)免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的數(shù)字頻率計(jì)，被測波形分別為方波、三角波和正弦波；采用6個(gè)數(shù)碼管顯示結(jié)果，三檔量程可調(diào)，工程價(jià)值很高，

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2016-03-21

  上傳用戶：kr770906

• 采用verilog hdl語言編寫的交通燈控制系統(tǒng)免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的交通燈控制系統(tǒng)，這是一個(gè)完整的畢設(shè)課題，分別有分頻、顯示譯碼、倒計(jì)時(shí)和動(dòng)態(tài)顯示驅(qū)動(dòng)模塊，實(shí)用價(jià)值很高，

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2016-03-21

  上傳用戶：R50974

• 采用verilog hdl語言編寫的多功能數(shù)字鐘免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的多功能數(shù)字鐘，包括四個(gè)功能：時(shí)間顯示與設(shè)置、秒表、鬧鐘、日期顯示與設(shè)置，源代碼對FPGA和CPLD學(xué)習(xí)者價(jià)值很高，

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2016-03-21

  上傳用戶：270189020

• 采用verilog hdl語言編寫的直流電動(dòng)機(jī)控制系統(tǒng)免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的直流電動(dòng)機(jī)控制系統(tǒng)，主要完成直流電動(dòng)機(jī)的速度控制，典型的三閉環(huán)(位置、轉(zhuǎn)速和電流反饋)直流電機(jī)控制系統(tǒng)，對控制類相關(guān)的學(xué)習(xí)者價(jià)值很高

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2014-01-19

  上傳用戶：weiwolkt

• 有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是verilog hdl語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Ver免費(fèi)下載

  資源簡介：有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是verilog hdl語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 ...

  標(biāo)簽： verilog MOSIN6 hdl Ver

  上傳時(shí)間： 2016-11-19

  上傳用戶：mhp0114

• 本程序是在傳輸流傳輸過程中對節(jié)目時(shí)鐘字段進(jìn)行檢測與修改,采用verilog hdl 語言進(jìn)行編程。免費(fèi)下載

  資源簡介：本程序是在傳輸流傳輸過程中對節(jié)目時(shí)鐘字段進(jìn)行檢測與修改,采用verilog hdl 語言進(jìn)行編程。

  標(biāo)簽： verilog hdl 程序 傳輸流

  上傳時(shí)間： 2013-12-27

  上傳用戶：s363994250

• 采用verilog hdl語言編寫的曼徹斯特碼免費(fèi)下載

  資源簡介：采用verilog hdl語言編寫的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2016-12-08

  上傳用戶：yoleeson

• OFDM系統(tǒng)中FFT的verilog hdl 語言實(shí)現(xiàn)。免費(fèi)下載

  資源簡介：OFDM系統(tǒng)中FFT的verilog hdl 語言實(shí)現(xiàn)。

  標(biāo)簽： verilog OFDM FFT hdl

  上傳時(shí)間： 2017-01-18

  上傳用戶：wcl168881111111

• 采用verilog hel語言實(shí)現(xiàn)VGA的驅(qū)動(dòng)免費(fèi)下載

  資源簡介：采用verilog hel語言實(shí)現(xiàn)VGA的驅(qū)動(dòng)，非常實(shí)用的源程序，有工程，晶振為有源晶振50的

  標(biāo)簽： verilog VGA hel 語言

  上傳時(shí)間： 2014-01-17

  上傳用戶：181992417

• verilog hdl語言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼免費(fèi)下載

  資源簡介：verilog hdl語言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼?//本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在//PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。//程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無奇偶校驗(yàn)位）的串口控//制器，...

  標(biāo)簽： verilog hdl cpld 串口通訊 quartus

  上傳時(shí)間： 2022-02-18

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• 基于verilog hdl語言的FPGA設(shè)計(jì)免費(fèi)下載

  資源簡介：采用 verilog hdl 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用verilog

  標(biāo)簽： verilog FPGA hdl 語言

  上傳時(shí)間： 2013-07-06

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• 此設(shè)計(jì)采用verilog hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊免費(fèi)下載

  資源簡介：此設(shè)計(jì)采用verilog hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)

  標(biāo)簽： verilog hdl 硬件語言設(shè)計(jì) 開發(fā)板

  上傳時(shí)間： 2015-04-11

  上傳用戶：myworkpost

• 采用verilog hdl硬件語言設(shè)計(jì),實(shí)現(xiàn)基本的公用電話計(jì)費(fèi)功能,設(shè)計(jì)完整.免費(fèi)下載

  資源簡介：采用verilog hdl硬件語言設(shè)計(jì),實(shí)現(xiàn)基本的公用電話計(jì)費(fèi)功能,設(shè)計(jì)完整.

  標(biāo)簽： verilog hdl 硬件語言設(shè)計(jì) 電話

  上傳時(shí)間： 2014-01-11

  上傳用戶：tzl1975

• 采用verilog hdl編程語言實(shí)現(xiàn)led顯示免費(fèi)下載

  資源簡介：采用verilog hdl編程語言實(shí)現(xiàn)led顯示，有工程代碼用QII軟件編譯調(diào)試

  標(biāo)簽： verilog hdl led 編程語言

  上傳時(shí)間： 2013-12-18

  上傳用戶：小草123

• 采用verilog hdl設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理免費(fèi)下載

  資源簡介：采用verilog hdl設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門控電路和譯碼電路

  標(biāo)簽： verilog hdl 開發(fā)板 搶答器

  上傳時(shí)間： 2013-12-21

  上傳用戶：zgu489

• verilog hdl語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。免費(fèi)下載

  資源簡介：verilog hdl語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2015-07-18

  上傳用戶：yulg

• verilog hdl語言在FPGA實(shí)現(xiàn)中的存儲(chǔ)器的使用詳細(xì)說明免費(fèi)下載

  資源簡介：verilog hdl語言在FPGA實(shí)現(xiàn)中的存儲(chǔ)器的使用詳細(xì)說明

  標(biāo)簽： verilog FPGA hdl 語言

  上傳時(shí)間： 2014-10-14

  上傳用戶：litianchu

• 實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.免費(fèi)下載

  資源簡介：實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.

  標(biāo)簽： QUARTUS verilog UART 4.0

  上傳時(shí)間： 2013-12-18

  上傳用戶：hfmm633

• 針對多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開發(fā)。采用verilog hdl 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DS免費(fèi)下載

  資源簡介：針對多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開發(fā)。采用verilog hdl 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動(dòng)程序采用DriverWorks ...

  標(biāo)簽： verilog 9054 CPCI CPLD

  上傳時(shí)間： 2013-12-24

  上傳用戶：tedo811

• cordic算法的verilog hdl具體實(shí)現(xiàn)免費(fèi)下載

  資源簡介：cordic算法的verilog hdl具體實(shí)現(xiàn)

  標(biāo)簽： verilog cordic hdl 算法

  上傳時(shí)間： 2013-12-06

  上傳用戶：2467478207

• 是幾個(gè)用verilog hdl語言編寫的源代碼（里面包括實(shí)現(xiàn)濾波器等）免費(fèi)下載

  資源簡介：是幾個(gè)用verilog hdl語言編寫的源代碼（里面包括實(shí)現(xiàn)濾波器等），對想學(xué)習(xí)這個(gè)語言的朋友很有幫助！

  標(biāo)簽： verilog hdl 語言 編寫

  上傳時(shí)間： 2016-05-22

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• 這是我用verilog hdl語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.免費(fèi)下載

  資源簡介：這是我用verilog hdl語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

  標(biāo)簽： verilog booth hdl 家

  上傳時(shí)間： 2013-11-29

  上傳用戶：jjj0202

• 掌握DES標(biāo)準(zhǔn)的算法描述 采用C語言實(shí)現(xiàn)DES加密算法；免費(fèi)下載

  資源簡介：掌握DES標(biāo)準(zhǔn)的算法描述 采用C語言實(shí)現(xiàn)DES加密算法；

  標(biāo)簽： DES C語言 標(biāo)準(zhǔn) 加密算法

  上傳時(shí)間： 2014-01-01

  上傳用戶：181992417

• 掌握RSA算法描述。 采用C語言實(shí)現(xiàn)RSA加密算法免費(fèi)下載

  資源簡介：掌握RSA算法描述。 采用C語言實(shí)現(xiàn)RSA加密算法

  標(biāo)簽： RSA C語言 算法 加密算法

  上傳時(shí)間： 2013-12-26

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