相 關(guān) 資 源

• 采用Verilog HDL語言編寫的實用電梯控制器免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的實用電梯控制器，這是一個在實驗室里模擬的項目，分為主控制器與分控制器，主控制器完成運(yùn)行方向、顯示樓層、關(guān)開電梯門、與分控制器通訊等功能；分控制器是在每一層的設(shè)備，實現(xiàn)顯示電梯當(dāng)前所在樓層、接收乘客上升下降要求等功能...

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2014-01-23

  上傳用戶：日光微瀾

• 采用Verilog HDL語言編寫的交通燈控制系統(tǒng)免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的交通燈控制系統(tǒng)，這是一個完整的畢設(shè)課題，分別有分頻、顯示譯碼、倒計時和動態(tài)顯示驅(qū)動模塊，實用價值很高，

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2016-03-21

  上傳用戶：R50974

• 采用Verilog HDL語言編寫的數(shù)字頻率計免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的數(shù)字頻率計，被測波形分別為方波、三角波和正弦波；采用6個數(shù)碼管顯示結(jié)果，三檔量程可調(diào)，工程價值很高，

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2016-03-21

  上傳用戶：kr770906

• 采用Verilog HDL語言編寫的多功能數(shù)字鐘免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的多功能數(shù)字鐘，包括四個功能：時間顯示與設(shè)置、秒表、鬧鐘、日期顯示與設(shè)置，源代碼對FPGA和CPLD學(xué)習(xí)者價值很高，

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2016-03-21

  上傳用戶：270189020

• 采用Verilog HDL語言編寫的步進(jìn)電機(jī)位置系統(tǒng)免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的步進(jìn)電機(jī)位置系統(tǒng)，實現(xiàn)步進(jìn)電機(jī)的定速、加速、減速、定位，且速率和加減速度都能做到連續(xù)可調(diào)的程序，對控制類相關(guān)的學(xué)習(xí)者價值很高

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2016-03-21

  上傳用戶：aix008

• 采用Verilog HDL語言編寫的直流電動機(jī)控制系統(tǒng)免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的直流電動機(jī)控制系統(tǒng)，主要完成直流電動機(jī)的速度控制，典型的三閉環(huán)(位置、轉(zhuǎn)速和電流反饋)直流電機(jī)控制系統(tǒng)，對控制類相關(guān)的學(xué)習(xí)者價值很高

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2014-01-19

  上傳用戶：weiwolkt

• 采用Verilog HDL語言編寫的曼徹斯特碼免費(fèi)下載

  資源簡介：采用Verilog HDL語言編寫的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2016-12-08

  上傳用戶：yoleeson

• Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。免費(fèi)下載

  資源簡介：Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2015-07-18

  上傳用戶：yulg

• 用Verilog HDL語言編寫的交通燈程序免費(fèi)下載

  資源簡介：這是一個用Verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2013-08-19

  上傳用戶：alex wang

• 以Verilog HDL 語言編寫的一首歌曲免費(fèi)下載

  資源簡介：以Verilog HDL 語言編寫的一首歌曲，可供初學(xué)者借鑒

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2013-09-05

  上傳用戶：wyiman

• 以Verilog HDL 語言編寫的一首歌曲免費(fèi)下載

  資源簡介：以Verilog HDL 語言編寫的一首歌曲，可供初學(xué)者借鑒

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2013-12-26

  上傳用戶：ma1301115706

• 用Verilog HDL 語言編寫的播放梁祝的程序免費(fèi)下載

  資源簡介：用Verilog HDL 語言編寫的播放梁祝的程序

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2015-05-24

  上傳用戶：zuozuo1215

• 本原碼是基于Verilog HDL語言編寫的免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言編寫的，實現(xiàn)了SPI接口設(shè)計，可以應(yīng)用于FPGA,實現(xiàn)SPI協(xié)議的接口設(shè)計.在MAXII編譯成功,用Modelsim SE 6仿真成功.

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2015-08-04

  上傳用戶：mikesering

• 該工程是基于Verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼免費(fèi)下載

  資源簡介：該工程是基于Verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來幫助

  標(biāo)簽： Verilog HDLC HDL 幀

  上傳時間： 2014-11-22

  上傳用戶：3到15

• 是幾個用Verilog HDL語言編寫的源代碼（里面包括實現(xiàn)濾波器等）免費(fèi)下載

  資源簡介：是幾個用Verilog HDL語言編寫的源代碼（里面包括實現(xiàn)濾波器等），對想學(xué)習(xí)這個語言的朋友很有幫助！

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2016-05-22

  上傳用戶：ouyangtongze

• 這是一個用Verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。免費(fèi)下載

  資源簡介：這是一個用Verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： Verilog Quartus HDL 語言

  上傳時間： 2014-01-13

  上傳用戶：tonyshao

• Verilog HDL語言編寫的數(shù)字秒表免費(fèi)下載

  資源簡介：Verilog HDL語言編寫的數(shù)字秒表，仿真已經(jīng)通過，可供參考

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2013-12-19

  上傳用戶：chfanjiang

• 用Verilog HDL語言編寫的家用空調(diào)溫度控制器免費(fèi)下載

  資源簡介：用Verilog HDL語言編寫的家用空調(diào)溫度控制器，可實現(xiàn)手動，自動控制兩種模式，并可實現(xiàn)報警功能。

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2013-12-24

  上傳用戶：894898248

• 我們的課程設(shè)計,三層電梯控制器模擬程序.用Verilog HDL語言編寫免費(fèi)下載

  資源簡介：我們的課程設(shè)計,三層電梯控制器模擬程序.用Verilog HDL語言編寫

  標(biāo)簽： Verilog HDL 三層電梯 控制器

  上傳時間： 2016-10-31

  上傳用戶：xuanchangri

• 有實驗結(jié)果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習(xí)三 利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用； 2. 學(xué)習(xí)在Ver免費(fèi)下載

  資源簡介：有實驗結(jié)果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習(xí)三 利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用； 2. 學(xué)習(xí)在Verilog模塊中應(yīng)用計數(shù)器； 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 ...

  標(biāo)簽： Verilog MOSIN6 HDL Ver

  上傳時間： 2016-11-19

  上傳用戶：mhp0114

• 此模塊用于"PS/2接口的鼠標(biāo)或鍵盤"與"具有外部讀寫的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語言編寫,在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7免費(fèi)下載

  資源簡介：此模塊用于"PS/2接口的鼠標(biāo)或鍵盤"與"具有外部讀寫的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語言編寫,在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7128SLC84-10芯片中通過. 文件中有詳細(xì)的注解. 此模塊具有對于PS/2時鐘和數(shù)據(jù)線的濾波功能,這...

  標(biāo)簽： Verilog Quartus EPM7 8.1

  上傳時間： 2017-02-20

  上傳用戶：集美慧

• 該項目在VGA顯示器上顯示8色豎彩條,使用的是Verilog HDL語言編寫免費(fèi)下載

  資源簡介：該項目在VGA顯示器上顯示8色豎彩條,使用的是Verilog HDL語言編寫，言簡意賅，一目了然

  標(biāo)簽： Verilog VGA HDL 項目

  上傳時間： 2017-09-09

  上傳用戶：refent

• 用verilong HDL語言編寫的數(shù)據(jù)采樣程序免費(fèi)下載

  資源簡介：用verilong HDL語言編寫的數(shù)據(jù)采樣程序，A/D采用的是TLC5260

  標(biāo)簽： verilong HDL 語言 編寫

  上傳時間： 2017-06-28

  上傳用戶：ouyangtongze

• 移位運(yùn)算器SHIFTER 使用Verilog HDL 語言編寫免費(fèi)下載

  資源簡介：移位運(yùn)算器SHIFTER 使用Verilog HDL 語言編寫，其輸入輸出端分別與鍵盤/顯示器LED 連接。移位運(yùn)算器是時序電路，在J鐘信號到來時狀態(tài)產(chǎn)生變化， CLK 為其時鐘脈沖。由S0、S1 、M 控制移位運(yùn)算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進(jìn)位循環(huán)右移，...

  標(biāo)簽： SHIFTER Verilog HDL 移位

  上傳時間： 2014-01-16

  上傳用戶：wys0120

• 用Verilog DHL語言編寫的一個數(shù)字鐘程序,除了基本計數(shù),還具有校時,鬧鐘功能免費(fèi)下載

  資源簡介：用Verilog DHL語言編寫的一個數(shù)字鐘程序,除了基本計數(shù),還具有校時,鬧鐘功能

  標(biāo)簽： Verilog DHL 語言 編寫

  上傳時間： 2013-12-15

  上傳用戶：維子哥哥

• 用HDL語言編寫的通用fifo源碼免費(fèi)下載

  資源簡介：用HDL語言編寫的通用fifo源碼，通過對fifo的寬度和深度進(jìn)行配置，可以產(chǎn)生我們所需要的fifo，還包括fifo的測試程序和仿真Makefile腳本

  標(biāo)簽： fifo HDL 語言 編寫

  上傳時間： 2014-01-03

  上傳用戶：miaochun888

• 采用純C語言編寫的遺傳算法源程序免費(fèi)下載

  資源簡介：采用純C語言編寫的遺傳算法源程序，廣泛用于數(shù)據(jù)挖掘和人工智能中

  標(biāo)簽： C語言 編寫 算法 源程序

  上傳時間： 2013-12-29

  上傳用戶：dancnc

• 用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序免費(fèi)下載

  資源簡介：用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序

  標(biāo)簽： Verilog HDL LCD 語言

  上傳時間： 2014-01-26

  上傳用戶：a3318966

• 本文件提供了用Verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡介：本文件提供了用Verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： Verilog 加法器 HDL 進(jìn)位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 該軟件采用Matlab6.0語言編寫的免費(fèi)下載

  資源簡介：該軟件采用Matlab6.0語言編寫的，，運(yùn)環(huán)境為Windows XP操作系統(tǒng)。該軟件包括一個主程序和四個子程序，這四個子程序分別完成了數(shù)據(jù)庫模塊、清零模塊、特征提取模塊、分類識別模塊功能。

  標(biāo)簽： Matlab 6.0 軟件 語言

  上傳時間： 2015-09-13

  上傳用戶：zhuyibin