相 關(guān) 資 源

• digital phase_division Verilog免費(fèi)下載

  資源簡(jiǎn)介：digital phase_division Verilog

  標(biāo)簽： phase_division digital Verilog

  上傳時(shí)間： 2014-12-21

  上傳用戶：gundamwzc

• Verilog HDL: A Guide to digital Design and免費(fèi)下載

  資源簡(jiǎn)介：·Verilog?HDL:?A?Guide?to?digital?Design?and??

  標(biāo)簽： nbsp Verilog digital Design

  上傳時(shí)間： 2013-04-24

  上傳用戶：誰(shuí)偷了我的麥兜

• Verilog Coding Style for Efficient digital Design免費(fèi)下載

  資源簡(jiǎn)介：? In this paper, we discuss efficient coding and design styles using Verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to...

  標(biāo)簽： Efficient Verilog digital Coding

  上傳時(shí)間： 2013-11-22

  上傳用戶：han_zh

• Verilog Coding Style for Efficient digital Design免費(fèi)下載

  資源簡(jiǎn)介：? In this paper, we discuss efficient coding and design styles using Verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to...

  標(biāo)簽： Efficient Verilog digital Coding

  上傳時(shí)間： 2013-11-23

  上傳用戶：我干你啊

• Verilog Coding Style for Efficient digital Design免費(fèi)下載

  資源簡(jiǎn)介：Verilog Coding Style for Efficient digital Design

  標(biāo)簽： Efficient Verilog digital Coding

  上傳時(shí)間： 2015-01-21

  上傳用戶：PresidentHuang

• 是一本好書(shū),Verilog HDL,a guide to digital design and synthesis免費(fèi)下載

  資源簡(jiǎn)介：是一本好書(shū),Verilog HDL,a guide to digital design and synthesis

  標(biāo)簽： synthesis Verilog digital design

  上傳時(shí)間： 2015-07-14

  上傳用戶：熊少鋒

• advanced digital design with the Verilog hdl免費(fèi)下載

  資源簡(jiǎn)介：advanced digital design with the Verilog hdl

  標(biāo)簽： advanced digital Verilog design

  上傳時(shí)間： 2013-12-15

  上傳用戶：爺?shù)臍赓|(zhì)

• 4 digital LED dynamic display的Verilog HDL源代碼免費(fèi)下載

  資源簡(jiǎn)介：4 digital LED dynamic display的Verilog HDL源代碼，它能動(dòng)態(tài)的顯示4位數(shù)，為FPGA 的DEBUG 提供便利，非常經(jīng)典，簡(jiǎn)單易懂，并且經(jīng)過(guò)了Modelsim/ISE/FPGA(XC3S250ETQ144)驗(yàn)證和實(shí)現(xiàn)，好的行為模型就應(yīng)該大家分享。

  標(biāo)簽： digital Verilog dynamic display

  上傳時(shí)間： 2016-04-12

  上傳用戶：壞天使kk

• Verilog digital System design 2007 second edition免費(fèi)下載

  資源簡(jiǎn)介：Verilog digital System design 2007 second edition

  標(biāo)簽： Verilog digital edition System

  上傳時(shí)間： 2013-11-25

  上傳用戶：ayfeixiao

• (2003 prentice-hall)Verilog hdl：a guide to digital design and synthesis(2nd edition).rar免費(fèi)下載

  資源簡(jiǎn)介：(2003 prentice-hall)Verilog hdl：a guide to digital design and synthesis(2nd edition).rar

  標(biāo)簽： prentice-hall synthesis digital edition

  上傳時(shí)間： 2014-01-17

  上傳用戶：teddysha

• FUNDAMENTALS OF digital LOGIC WITH Verilog DESIGN 將Verilog和數(shù)電很好的結(jié)合在一起講解免費(fèi)下載

  資源簡(jiǎn)介：FUNDAMENTALS OF digital LOGIC WITH Verilog DESIGN 將Verilog和數(shù)電很好的結(jié)合在一起講解

  標(biāo)簽： FUNDAMENTALS digital Verilog Verilog

  上傳時(shí)間： 2016-08-20

  上傳用戶：王慶才

• A Top-Down Verilog-A Design on the digital phase-lockedmloop免費(fèi)下載

  資源簡(jiǎn)介：A Top-Down Verilog-A Design on the digital phase-lockedmloop

  標(biāo)簽： phase-lockedmloop Verilog-A Top-Down digital

  上傳時(shí)間： 2013-12-02

  上傳用戶：silenthink

• Verilog 16-bit Analogue-digital Converter免費(fèi)下載

  資源簡(jiǎn)介：Verilog 16-bit Analogue-digital Converter

  標(biāo)簽： Analogue-digital Converter Verilog bit

  上傳時(shí)間： 2013-12-09

  上傳用戶：aappkkee

• it is a Verilog code written for digital watch in modelsim simulator and it will synthesize in xin免費(fèi)下載

  資源簡(jiǎn)介：it is a Verilog code written for digital watch in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]

  標(biāo)簽： synthesize simulator modelsim digital

  上傳時(shí)間： 2014-01-10

  上傳用戶：kernaling

• Verilog code for digital lock免費(fèi)下載

  資源簡(jiǎn)介：Verilog code for digital lock

  標(biāo)簽： Verilog digital code lock

  上傳時(shí)間： 2017-07-08

  上傳用戶：1159797854

• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過(guò)下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

  上傳用戶：hz07104032

• Verilog and VHDL狀態(tài)機(jī)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：Verilog and VHDL狀態(tài)機(jī)設(shè)計(jì)，英文pdf格式 State machine design techniques for Verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one l...

  標(biāo)簽： Verilog VHDL and 狀態(tài)

  上傳時(shí)間： 2013-12-19

  上傳用戶：change0329

• Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A c免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation digital Computer (CORDIC) algorithm. The CORDIC ...

  標(biāo)簽： representation Magnitude the magnitude

  上傳時(shí)間： 2013-12-24

  上傳用戶：金宜

• Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. T免費(fèi)下載

  資源簡(jiǎn)介：Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM design using Synopsys Design Compiler. Verilog and VHDL coding styles are presented...

  標(biāo)簽： synchronous Designing engineer digital

  上傳時(shí)間： 2014-01-17

  上傳用戶：dreamboy36

• C++ Algorithms for digital Signal Processing 第4章 濾波器程序免費(fèi)下載

  資源簡(jiǎn)介：C++ Algorithms for digital Signal Processing 第4章 濾波器程序

  標(biāo)簽： Algorithms Processing digital Signal

  上傳時(shí)間： 2013-08-01

  上傳用戶：eeworm

• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)

  標(biāo)簽： Verilog-HDL 實(shí)踐 應(yīng)用系統(tǒng)

  上傳時(shí)間： 2013-08-06

  上傳用戶：eeworm

• 精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解免費(fèi)下載

  資源簡(jiǎn)介：精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解

  標(biāo)簽： Verilog HDL IC設(shè)計(jì) 核心技術(shù)

  上傳時(shí)間： 2013-07-24

  上傳用戶：eeworm

• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar免費(fèi)下載

  資源簡(jiǎn)介：專輯類----可編程邏輯器件相關(guān)專輯 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar

  標(biāo)簽： Verilog-HDL 18.0 210

  上傳時(shí)間： 2013-07-23

  上傳用戶：小宇NVO

• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf免費(fèi)下載

  資源簡(jiǎn)介：專輯類-可編程邏輯器件相關(guān)專輯-96冊(cè)-1.77G Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf

  標(biāo)簽： Verilog-HDL 18.0 210

  上傳時(shí)間： 2013-04-24

  上傳用戶：vodssv

• Verilog黃金指南中文版.rar免費(fèi)下載

  資源簡(jiǎn)介：很棒的Verilog硬件描述語(yǔ)言學(xué)習(xí)資料。 推薦下載！！！

  標(biāo)簽： Verilog

  上傳時(shí)間： 2013-06-23

  上傳用戶：1101055045

• Verilog數(shù)字系統(tǒng)設(shè)計(jì)-夏宇聞教材.rar免費(fèi)下載

  資源簡(jiǎn)介：Verilog數(shù)字系統(tǒng)設(shè)計(jì)-夏宇聞教材.rar

  標(biāo)簽： Verilog 數(shù)字系統(tǒng)設(shè)計(jì) 教材

  上傳時(shí)間： 2013-08-04

  上傳用戶：yanqie

• 嵌入式視頻監(jiān)控系統(tǒng)的FPGA圖像處理子系統(tǒng)設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：隨著圖像處理技術(shù)的不斷發(fā)展，圖像處理技術(shù)在國(guó)民經(jīng)濟(jì)和社會(huì)生活的各個(gè)方面都得到了廣泛的運(yùn)用。與此同時(shí)，人們對(duì)圖像處理的要求也越來(lái)越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數(shù)字信號(hào)處理器（digital...

  標(biāo)簽： FPGA 嵌入式視頻 圖像處理

  上傳時(shí)間： 2013-05-20

  上傳用戶：gundamwzc

• DVB系統(tǒng)信道編碼的研究與FPGA實(shí)現(xiàn).rar免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來(lái)了一場(chǎng)新的革命，而與此對(duì)應(yīng)的DVB（digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定...

  標(biāo)簽： FPGA DVB

  上傳時(shí)間： 2013-06-26

  上傳用戶：allen-zhao123

• 華為Verilog教程.rar免費(fèi)下載

  資源簡(jiǎn)介：這是華為內(nèi)部的Verilog培訓(xùn)資料，與大家共享啊！！！

  標(biāo)簽： Verilog 華為 教程

  上傳時(shí)間： 2013-04-24

  上傳用戶：xauthu

• 流水線CPU的Verilog代碼.rar免費(fèi)下載

  資源簡(jiǎn)介：一種流水線CPU的Verilog源代碼，里面有各個(gè)模塊的源代碼，希望對(duì)大家有幫助

  標(biāo)簽： Verilog CPU 流水線

  上傳時(shí)間： 2013-07-14

  上傳用戶：xymbian