DDR_verilog_xilinx 原語
資源簡介：DDR_verilog_xilinx 原語
上傳時間： 2014-12-07
上傳用戶：pompey
資源簡介：FPGA的LVDS介紹和xilinx原語的使用方法中文說明.rar
上傳時間： 2013-08-01
上傳用戶：leehom61
資源簡介：網絡控制器和鏈路控制器的CPU即是通過讀寫雙端口RAM芯片完成網絡層與數據鏈路層的原語交互。mailbox中寫入的是原語的類型，而雙端口RAM的其它存儲空間則存放各種服務原語的參數。
上傳時間： 2015-04-03
上傳用戶：wpwpwlxwlx
資源簡介：Verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數據流模型化.PDF 08行為建模.PDF 09結構建模.PDF 10其它論題.PDF 11驗證.PDF 12建模實例.PDF 13語法參考.PDF
上傳時間： 2013-12-28
上傳用戶：Andy123456
資源簡介：本次實驗的目的在于掌握使用nachos中的線程序解決較為復雜的并發問題。實驗內容分三部分：實現事件柵欄原語并進行正確性測試；實現鬧鐘原語并進行正確性測試；利用事件柵欄和鬧鐘原語來解決電梯問題（詳細內容請看nachos-labs.pdf）。
上傳時間： 2014-09-11
上傳用戶：yzy6007
資源簡介：實現UP、DOWN原語 產生3個進程： 兩個進程模擬需要進入臨界區的用戶進程。 當需要進入臨界區時，顯示：“進程x請求進入臨界區…”，同時向管理進程提出申請； 申請返回，表示進入了臨界區。在臨界區中等待一段隨機時間，并顯示：“進程x正在臨界區…”； ...
上傳時間： 2013-12-30
上傳用戶：yangbo69
資源簡介：(1) 設計五個原語來實現對進程的控制。 (2) 五個原語如下：進程調度、創建原語、撤銷原語、堵塞原語、喚醒原語。
上傳時間： 2016-03-22
上傳用戶：cuibaigao
資源簡介：WDM驅動程序設計 一個同步問題的例子 中斷請求級 自旋鎖 內核同步對象 其它內核同步原語
上傳時間： 2014-10-10
上傳用戶：frank1234
資源簡介：進程間通信14 說明了進程控制原語并且觀察了如何調用多個進程。但是這些進程之間交換信息的 唯一方法是經由f o r k或e x e c傳送打開文件，或通過文件系統。本章將說明進程之間相互通信的 其他技術—I P C（InterProcess Communication）。
上傳時間： 2013-12-03
上傳用戶：zhenyushaw
資源簡介：原語是 Xilinx 針對其器件特征開發的一系列常用模 塊的名字，用戶可以將其看成 Xilinx 公司為用戶提供的庫函數，類似于 C++ 中的“cout”等關鍵字，是芯片中的基本元件，代表 FPGA 中實際擁有的硬件邏 輯單元
上傳時間： 2019-06-19
上傳用戶：popo
資源簡介：FPGA的LVDS介紹和xilinx原語的使用方法中文說明
上傳時間： 2022-07-11
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資源簡介：論文標題:組播安全機制的研究與設計 作者:于福海 作者專業:計算機技術 導師姓名:原萍 授予學位:碩士 授予單位:東北大學 授予學位時間:20050701 論文頁數:1-61 文摘語種:中文文摘 分類號:TP393.08 關鍵詞:組播通信 安全機制 源認證 組密鑰管理 ...
上傳時間： 2015-10-09
上傳用戶：龍飛艇
資源簡介：隨著集成電路頻率的提高和多核時代的到來，傳統的高速電互連技術面臨著越來越嚴重的瓶頸問題，而高速下的光互連具有電互連無法比擬的優勢，成為未來電互連的理想替代者，也成為科學研究的熱點問題。目前，由OIF(Optical Intemetworking Forum，光網絡論壇)論...
上傳時間： 2013-06-28
上傳用戶：guh000
資源簡介：????????Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功...
上傳時間： 2013-11-23
上傳用戶：青春給了作業95
資源簡介：目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時...
上傳時間： 2014-01-01
上傳用戶：maqianfeng
資源簡介：????????Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功...
上傳時間： 2014-12-04
上傳用戶：cppersonal
資源簡介：目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時...
上傳時間： 2013-11-20
上傳用戶：563686540
資源簡介：處理器系統的進程調度編寫程序完成單處理機系統中的進程調度，要求采用時間片輪轉調度算法。實驗具體包括：首先確定進程控制塊的內容，進程控制塊的組成方式；然后完成進程創建原語和進程調度原語；最后編寫主函數對所作工作進程測試。
上傳時間： 2013-12-17
上傳用戶：hj_18
資源簡介：移植到MCS51的uCOS_II。 1。在文件OS_CORE.C中OSMapTbl和OSUnMapTbl數組用于查表，所以應該放在code里。 增加code關鍵字。UCOS_II.H和OS_CORE.C。 2。OS_CFG.H堆棧大小MaxStkSize改為900。 3。OS_CPU_C.C的InitTimer0函數增加了關于開T0中斷的解釋...
上傳時間： 2014-01-14
上傳用戶：daoxiang126
資源簡介：xilinx BlockRAM 級聯，利用Xilinx原語（非IP Core），更大靈活性
上傳時間： 2013-12-17
上傳用戶：zxc23456789
資源簡介：verilog的簡要教程 基本邏輯門，例如a n d、o r和n a n d等都內置在語言中。 • 用戶定義原語（ U D P）創建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以 是時序邏輯原語。 • 開關級基本結構模型，例如p m o s 和n m o s等也被內置...
上傳時間： 2017-05-05
上傳用戶：1583060504
資源簡介：TI 的協議棧說明和安裝，里面有各個層的說明，各個層的原語說明
上傳時間： 2017-05-19
上傳用戶：cursor
資源簡介：包括xilinx virtex6開發板的原語介紹，端口說明，使用方法等，利于開發設計
上傳時間： 2016-09-20
上傳用戶：ljcg100
資源簡介：電工實用線路300例
上傳時間： 2013-04-15
上傳用戶：eeworm
資源簡介：PHP 4完全中文手冊 本手冊是臺灣彭武興先生所著的 <<PHP BIBLE>> 一書的簡體中文版。筆者只是對該書進行了繁簡轉換,并將原書中的臺灣術語改為通俗的術 語,及糾正了由此帶來的一些語意錯誤，僅供個人參考使用。未經彭武興先生書面授權請勿用于商業目的。
上傳時間： 2014-01-14
上傳用戶：王者A
資源簡介：PHP 4完全中文手冊.chm 本手冊是臺灣彭武興先生所著的 <<PHP BIBLE>> 一書的簡體中文版。筆者只是對該書進行了繁簡轉換,并將原書中的臺灣術語改為通俗的術 語,及糾正了由此帶來的一些語意錯誤，僅供個人參考使
上傳時間： 2014-01-02
上傳用戶：zhliu007
資源簡介：第 一 節 ispDesignEXPERT 簡 介 第 二 節 ispDesignEXPERT System 的 原 理 圖 輸 入 第 三 節 設 計 的 編 譯 與 仿 真 第 四 節 ABEL 語 言 和 原 理 圖 混 合 輸 入 第 五 節 ispDesignEXPERT System 中 VHDL 和Verilog 語 言 的 設 計 方 法 ...
上傳時間： 2015-06-22
上傳用戶：lmeeworm
資源簡介： ? 本書第一章的部分內容 第 一 章 Java語 言 的 產 生 及 其 特 點 1.1 Java產 生 的 歷 史 與 現 狀 1.1.1 Java產 生 的 歷 史 Java來 自 于Sun公 司 的 一 個 叫Green的 項 目， 其 原 先 的 目 的 是 為 家 用 消 費 電 子 產 品 開 發...
上傳時間： 2015-06-22
上傳用戶：songyue1991
資源簡介：目 錄 第 一 節ispDesignEXPERT 簡 介 第 二 節ispDesignEXPERT System 的 原 理 圖 輸 入 第 三 節設 計 的 編 譯 與 仿 真 第 四 節ABEL 語 言 和 原 理 圖 混 合 輸 入 第 五 節ispDesignEXPERT System 中 VHDL 和Verilog 語 言 的 設 計 方 法 第 ...
上傳時間： 2015-12-03
上傳用戶：zuozuo1215
資源簡介：單片機原廠資料 無線電配刊光盤2003年第3期 pdf版
上傳時間： 2013-07-15
上傳用戶：eeworm
