數字鎖相環DPLL實例程序,幫助理解PLL的結構和詳細原理
資源簡介:數字鎖相環DPLL實例程序,幫助理解PLL的結構和詳細原理
上傳時間: 2014-08-14
上傳用戶:saharawalker
資源簡介:數字鎖相環DPLL源程序,用cpld編寫,展開后文件比較多,大家請耐心使用。謝謝,多多支持
上傳時間: 2013-12-20
上傳用戶:zl5712176
資源簡介:數字鎖相環mb1504驅動程序和應用圖紙
上傳時間: 2016-07-02
上傳用戶:hongmo
資源簡介:數字鎖相環(DPLL)技術在數字通信、無線電電子學等眾多領域得到了極為廣泛的應用。與傳統的模擬電路實現的PLL相比,DPLL具有精度高、不受溫度和電壓影響、環路帶寬和中心頻率編程可調、易于構建高階鎖相環等優點。
上傳時間: 2013-12-18
上傳用戶:libenshu01
資源簡介:用VHDL寫的數字鎖相環程序 pll.vhd為源文件 pllTB.vhd為testbench
上傳時間: 2014-01-20
上傳用戶:zwei41
資源簡介:數字鎖相環程序,適合于FM、AM開發 數字鎖相環程序,適合于FM、AM開發
上傳時間: 2015-06-20
上傳用戶:363186
資源簡介:一階全數字鎖相環VERLOGIC程序代碼,調試通過。
上傳時間: 2013-12-15
上傳用戶:caixiaoxu26
資源簡介:一個初步的數字鎖相環程序,沒有測試文件,應該可以運行。
上傳時間: 2014-11-18
上傳用戶:zwei41
資源簡介:數字鎖相環控制產生信號程序詳解以及控制字計算方法
上傳時間: 2016-08-04
上傳用戶:ztj182002
資源簡介:該程序實現的功能是數字鎖相環的設計。源代碼可以直接進行仿真試驗◎
上傳時間: 2016-08-12
上傳用戶:璇珠官人
資源簡介:使用VHDL語言進行設計DPLL(數字鎖相環)的相關文件
上傳時間: 2013-12-25
上傳用戶:Miyuki
資源簡介:很好的全數字鎖相環源程序,大家有需要的可以看看
上傳時間: 2022-07-22
上傳用戶:
資源簡介:用一片CPLD實現數字鎖相環,用VHDL或V語言
上傳時間: 2013-05-27
上傳用戶:hewenzhi
資源簡介:基于FPGA實現的一種新型數字鎖相環
上傳時間: 2013-08-07
上傳用戶:2467478207
資源簡介:基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
上傳時間: 2013-08-13
上傳用戶:fqscfqj
資源簡介:基于FPGA設計數字鎖相環,提出了一種由微分超前/滯后型檢相器構成數字鎖相環的Verilog-HDL建模方案
上傳時間: 2013-08-19
上傳用戶:Huge_Brother
資源簡介:關于數字鎖相環的一點東西,可以下來看看\r\n
上傳時間: 2013-08-26
上傳用戶:7891
資源簡介:PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上;頂層文件是PLL.GDF
上傳時間: 2014-06-09
上傳用戶:daguda
資源簡介:PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), 數字鎖相技術在通信領域應用非常廣泛,本例用VHDL描述了一個鎖相環作為參考,源碼已經調試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致,...
上傳時間: 2013-12-31
上傳用戶:hphh
資源簡介:數字瑣相環DPLL的VERLOG代碼,MODELSIM下的工程,有測試文件
上傳時間: 2014-01-13
上傳用戶:Thuan
資源簡介:用verilog語言編寫的全數字鎖相環的源代碼,基于fpga平臺
上傳時間: 2015-06-13
上傳用戶:wanqunsheng
資源簡介:關于數字鎖相環的使用,結合FM,AM的使用來說明
上傳時間: 2013-12-29
上傳用戶:蟲蟲蟲蟲蟲蟲
資源簡介:全數字鎖相環VHDL描述并實現功能仿真,另附有圖形說明
上傳時間: 2014-01-13
上傳用戶:shawvi
資源簡介:直接式數字鎖相環頻率合成器.用ELANIX公司SYSTEMVIEW運行.
上傳時間: 2015-07-18
上傳用戶:妄想演繹師
資源簡介:一種改進的全數字鎖相環設計 一種改進的全數字鎖相環設計
上傳時間: 2013-12-24
上傳用戶:stampede
資源簡介:比較好的技術文章《基于VHDL的全數字鎖相環的設計》有關鍵部分的源代碼。
上傳時間: 2013-12-24
上傳用戶:362279997
資源簡介:技術文章《自采樣比例積分控制全數字鎖相環的性能分析和實現》有一定參考價值
上傳時間: 2015-08-21
上傳用戶:silenthink
資源簡介:用一片CPLD實現數字鎖相環,用VHDL或V語言.
上傳時間: 2013-12-15
上傳用戶:dsgkjgkjg
資源簡介:用一片CPLD實現數字鎖相環,用VHDL或V語言.
上傳時間: 2013-12-24
上傳用戶:l254587896
資源簡介:用一片CPLD實現數字鎖相環,用VHDL或V語言.
上傳時間: 2014-01-07
上傳用戶:金宜