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IC卡AES協處理器的FPGA設計

  • 資源大小:2413 K
  • 上傳時間: 2024-01-06
  • 上傳用戶:aben
  • 資源積分:2 下載積分
  • 標      簽: FPGA IC卡

資 源 簡 介

隨著我國“金卡工程”的實施,IC卡已滲透到我們生活的各個方面,IC卡作為信息傳輸、存儲和交換的中間媒介,對信息的安全起著舉足輕重的作用,因此,它所提供的安全保護手段必須足以保證信息的安全。但現在的IC卡多用DES或T-DES對信息進行加密和解密,這種加密算法早己被攻破。2002年美國公布了新的加密標準—高級加密標準(AES),并多用于通信和網絡,用高級加密標準保證IC卡的信息安全勢在必行,針對IC卡的AES協處理器的設計也非常重要。 本論文首先介紹了高級加密標準的整體結構和四個輪函數,并詳細介紹了其加密/解密原理和過程。高級加密標準的硬件實現的結構有多種,本論文主要對比了流水線結構、內部流水線結構和循環展開結構的速度和特點,針對IC卡中信息處理的特點和對面積的要求,選擇了內部流水線結構作為IC卡AES協處理器的結構,并對該結構進行了改進。在密鑰擴展方面,采用了同步擴展的方法,即在進行每一輪運算的同時產生下一輪輪密鑰,使輪運算和密鑰調度同步進行,大大節省了輪密鑰的存儲空間。在此基礎上又對高級加密標準的四個輪函數進行了算法優化,使加密和解密共享硬件資源。經改進后的結構的突出特點是最大程度上實現了資源共享,減少了硬件資源的占用率。 在硬件設計的基礎上,本論文按照自頂向下的設計方法,采用可綜合的代碼風格,在集成開發軟件ISE6.1中完成了AES協處理器各個功能模塊的VerilogHDL代碼的編寫,并在ISE中調用第三方軟件Modelsim進行了仿真,驗證了設計的正確性,并以Xilinx公司的Virtex系列xcv-pq240型FPGA為載體順利完成了從綜合到映射再到布局布線的全過程,該設計的最高時鐘頻率達到了20.032MHz,對一個數據分組的加密速度為64Mbits/s,解密速度為43Mbits/s。結果表明,該設計滿足各項時序要求,滿足IC卡對加解密協處理器的要求。

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