用verilog語言實(shí)現(xiàn)時鐘，并在DE2上驗(yàn)證
資源簡介：基于verilog的時鐘定時器的硬件實(shí)現(xiàn)，可以實(shí)現(xiàn)時鐘定時報時功能
上傳時間： 2017-07-18
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資源簡介：基于verilog 的電子日歷與電子時鐘程序，可以進(jìn)行調(diào)日期、星期、時間的分鐘與小時，通過幾種模式來顯示日歷與時間。
上傳時間： 2014-02-09
上傳用戶：sz_hjbf
資源簡介：基于verilog的fir濾波，并帶matlab仿真
上傳時間： 2013-08-21
上傳用戶：qiaoyue
資源簡介：提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實(shí)際電路測試結(jié)果表明,該方案能夠使接收機(jī)時鐘快速準(zhǔn)確地跟蹤發(fā)射機(jī)時鐘的變化,且時鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
上傳時間： 2014-12-28
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資源簡介：提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實(shí)際電路測試結(jié)果表明,該方案能夠使接收機(jī)時鐘快速準(zhǔn)確地跟蹤發(fā)射機(jī)時鐘的變化,且時鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
上傳時間： 2015-01-02
上傳用戶：bhqrd30
資源簡介：基于61A的時鐘 LCD顯示程序,非常的簡潔,實(shí)用
上傳時間： 2013-12-28
上傳用戶：lili123
資源簡介：基于IEEE1588的時鐘同步技術(shù)及其應(yīng)用，希望給大家?guī)韼椭?/p>
上傳時間： 2013-12-10
上傳用戶：qweqweqwe
資源簡介：基于verilog的數(shù)碼管模擬掃描程序，分為兩種顯示方式，一種是數(shù)碼管逐個顯示，另一個是所有數(shù)碼管一起顯示。
上傳時間： 2014-01-15
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資源簡介：基于AVRGCC的時鐘DS1302的完整應(yīng)用源代碼
上傳時間： 2013-12-11
上傳用戶：jackgao
資源簡介：基于pic18f452的時鐘代碼，用c語言寫的，可設(shè)置時間，鬧鐘，顯示溫度
上傳時間： 2014-01-08
上傳用戶：manking0408
資源簡介：基于FPGA的VHDL時鐘程序 本程序是基于FPGA的時鐘程序,可用按鍵控制較時,有秒閃,調(diào)時指示!!!
上傳時間： 2013-12-18
上傳用戶：wys0120
資源簡介：基于ATMEGA16的時鐘程序，時鐘芯片是DS1302
上傳時間： 2013-12-12
上傳用戶：caixiaoxu26
資源簡介：基于ATM89C52的時鐘，用lcd顯示，時鐘芯片ds1302
上傳時間： 2013-11-28
上傳用戶：zsjzc
資源簡介：基于verilog的FIR濾波器，有兩種實(shí)現(xiàn)方法，分別給出仿真波形
上傳時間： 2016-06-01
上傳用戶：gxmm
資源簡介：基于單片機(jī)的時鐘匯編程序，可實(shí)現(xiàn)秒表，日期，鬧鐘等功能
上傳時間： 2016-06-12
上傳用戶：hewenzhi
資源簡介：一種基于verilog的電子密碼鎖的論文介紹。有部分程序代碼。
上傳時間： 2013-12-10
上傳用戶：410805624
資源簡介：基于verilog的交通燈設(shè)計，分為八個模塊，可以手動控制，自動控制
上傳時間： 2016-07-18
上傳用戶：moerwang
資源簡介：基于ARM的時鐘中斷程序，C語言編寫 對嵌入式系統(tǒng)初學(xué)者非常有用的小程序
上傳時間： 2014-11-18
上傳用戶：ynsnjs
資源簡介：我的基于C51的時鐘+運(yùn)算器2合一匯編程序 P1口接4X4鍵盤陣列，P0口接LCD，沒有鍵盤的也可以運(yùn)行~有時間顯示~ 時間的調(diào)整需鍵盤
上傳時間： 2016-08-08
上傳用戶：liansi
資源簡介：基于verilog的fir濾波，并帶matlab仿真
上傳時間： 2014-01-10
上傳用戶：tianyi223
資源簡介：基于dsp的時鐘芯片ds1390驅(qū)動程序代碼
上傳時間： 2016-08-18
上傳用戶：cuibaigao
資源簡介：基于HC908GP32的時鐘程序，基本功能是時鐘和日期顯示，附加鬧鐘功能，可以自由設(shè)置時間和日期，以及鬧鐘。
上傳時間： 2016-08-25
上傳用戶：ryb
資源簡介：基于ATMEGA16的時鐘芯片原代碼，拿過來就 可以用
上傳時間： 2014-01-20
上傳用戶：561596
資源簡介：基于verilog的八層電梯設(shè)計，能夠?qū)崿F(xiàn)自動化的電梯控制。
上傳時間： 2013-11-28
上傳用戶：qq521
資源簡介：基于verilog的八層電梯設(shè)計，能夠?qū)崿F(xiàn)自動化的電梯控制。
上傳時間： 2016-11-18
上傳用戶：小儒尼尼奧
資源簡介：一個基于verilog的I2C核的設(shè)計，希望對大家有所幫助
上傳時間： 2016-12-23
上傳用戶：daoxiang126
資源簡介：基于verilog的完整SDRAM控制器時序代碼
上傳時間： 2017-01-17
上傳用戶：exxxds
資源簡介：基于verilog的除法器設(shè)計，可以直接在Q2里面運(yùn)行哦~
上傳時間： 2014-12-01
上傳用戶：dancnc
資源簡介：基于verilog的fir濾波器設(shè)計，用的并行結(jié)構(gòu)。在前面基礎(chǔ)上加入四級流水（加法器，并行乘法器，乘法結(jié)果相加兩級），通過驗(yàn)證。
上傳時間： 2013-11-26
上傳用戶：liuchee
資源簡介：單片機(jī)開發(fā) 基于LCD的時鐘設(shè)計程序參考源代碼
上傳時間： 2013-12-04
上傳用戶：cc1
