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• Verilog HDL實(shí)現(xiàn)I2C功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能

  標(biāo)簽： Verilog HDL I2C

  上傳時(shí)間： 2013-11-07

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• Verilog HDL實(shí)現(xiàn)I2C功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能

  標(biāo)簽： Verilog HDL I2C

  上傳時(shí)間： 2013-11-05

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• 用Verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： Verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-28

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• 用Verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： Verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-31

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• 用Verilog HDL實(shí)現(xiàn)I2C Master Controller 的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)I2C Master Controller 的設(shè)計(jì)，包括主程序設(shè)計(jì)和測(cè)試程序設(shè)計(jì)

  標(biāo)簽： Controller Verilog Master HDL

  上傳時(shí)間： 2014-01-04

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• Verilog HDL實(shí)現(xiàn)的I2C Slave模擬免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

  標(biāo)簽： Verilog Slave HDL I2C

  上傳時(shí)間： 2014-11-17

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• 用Verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼

  標(biāo)簽： Verilog HDL 曼徹斯特編碼 源碼

  上傳時(shí)間： 2013-12-29

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• UART Verilog HDL 實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：UART Verilog HDL 實(shí)現(xiàn)

  標(biāo)簽： Verilog UART HDL

  上傳時(shí)間： 2014-01-11

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• 硬件描述語(yǔ)言,Verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：硬件描述語(yǔ)言,Verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)

  標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言 解碼器

  上傳時(shí)間： 2013-12-22

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• Verilog HDL實(shí)現(xiàn)先進(jìn)先出棧免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL實(shí)現(xiàn)先進(jìn)先出棧，不含測(cè)試文件

  標(biāo)簽： Verilog HDL 棧

  上傳時(shí)間： 2015-08-20

  上傳用戶：rocwangdp

• 原創(chuàng)Verilog HDL 實(shí)現(xiàn)CACHE的操作免費(fèi)下載

  資源簡(jiǎn)介：原創(chuàng)Verilog HDL 實(shí)現(xiàn)CACHE的操作，有需要請(qǐng)下載

  標(biāo)簽： Verilog CACHE HDL 操作

  上傳時(shí)間： 2015-09-20

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• aes算法的Verilog HDL實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：aes算法的Verilog HDL實(shí)現(xiàn)，供給大家作為參考 。

  標(biāo)簽： Verilog aes HDL 算法

  上傳時(shí)間： 2013-12-18

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• 數(shù)字時(shí)鐘顯示模塊,用Verilog HDL 實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字時(shí)鐘顯示模塊,用Verilog HDL 實(shí)現(xiàn)

  標(biāo)簽： Verilog HDL 數(shù)字時(shí)鐘 顯示模塊

  上傳時(shí)間： 2016-03-03

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• 這是關(guān)于2分頻的vHDL實(shí)現(xiàn)和Verilog HDL實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：這是關(guān)于2分頻的vHDL實(shí)現(xiàn)和Verilog HDL實(shí)現(xiàn)，都已經(jīng)仿真驗(yàn)證了其正確性，大家可以對(duì)比參考。

  標(biāo)簽： Verilog vHDL HDL 分頻

  上傳時(shí)間： 2014-10-27

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• 用Verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。

  標(biāo)簽： Verilog HDL 曼徹斯特 編碼器

  上傳時(shí)間： 2013-12-23

  上傳用戶：lifangyuan12

• 用Verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。

  標(biāo)簽： Verilog 1553B HDL 航空電子

  上傳時(shí)間： 2016-05-19

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• 用Verilog HDL實(shí)現(xiàn)的VGA顯示彩條信號(hào)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)的VGA顯示彩條信號(hào)，其中包括VGA時(shí)序、豎彩條、橫彩條、棋盤格

  標(biāo)簽： Verilog HDL VGA 信號(hào)

  上傳時(shí)間： 2016-06-29

  上傳用戶：yangbo69

• 用VHADL和Verilog HDL實(shí)現(xiàn)帶進(jìn)位的8位加減法器。免費(fèi)下載

  資源簡(jiǎn)介：用VHADL和Verilog HDL實(shí)現(xiàn)帶進(jìn)位的8位加減法器。

  標(biāo)簽： Verilog VHADL HDL 8位

  上傳時(shí)間： 2016-07-12

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• 用Verilog HDL實(shí)現(xiàn)了83編碼器.免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)了83編碼器.

  標(biāo)簽： Verilog HDL 編碼器

  上傳時(shí)間： 2016-07-15

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• 用FPGA Verilog HDL實(shí)現(xiàn)千兆以太網(wǎng)MAC。免費(fèi)下載

  資源簡(jiǎn)介：用FPGA Verilog HDL實(shí)現(xiàn)千兆以太網(wǎng)MAC。

  標(biāo)簽： Verilog FPGA HDL MAC

  上傳時(shí)間： 2014-01-12

  上傳用戶：yuanyuan123

• 用Verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼，是一個(gè)通用的程序

  標(biāo)簽： Verilog HDL 頻率 分頻器

  上傳時(shí)間： 2014-01-07

  上傳用戶：alan-ee

• 用Verilog HDL 實(shí)現(xiàn)時(shí)鐘(時(shí)和分)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL 實(shí)現(xiàn)時(shí)鐘(時(shí)和分)

  標(biāo)簽： Verilog HDL 實(shí)現(xiàn)時(shí)鐘 分

  上傳時(shí)間： 2013-12-26

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• 用Verilog HDL實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)

  標(biāo)簽： Verilog HDL 狀態(tài)

  上傳時(shí)間： 2014-01-22

  上傳用戶：netwolf

• 基于DDS原理的正弦信號(hào)發(fā)生器。用Verilog語(yǔ)言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于DDS原理的正弦信號(hào)發(fā)生器。用Verilog語(yǔ)言實(shí)現(xiàn)，功能強(qiáng)大。

  標(biāo)簽： Verilog DDS 正弦信號(hào)發(fā)生器 語(yǔ)言

  上傳時(shí)間： 2014-01-13

  上傳用戶：鳳臨西北

• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

  標(biāo)簽： Verilog FPGA HDL 多功能

  上傳時(shí)間： 2013-08-18

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• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述...

  標(biāo)簽： Verilog-HDL 9.1 功能描述

  上傳時(shí)間： 2015-09-16

  上傳用戶：chfanjiang

• 用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)多人搶答器功能免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)多人搶答器功能，有計(jì)時(shí)，計(jì)分，報(bào)警等功能。

  標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言 搶答器

  上傳時(shí)間： 2015-11-25

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• 采用Verilog HDL硬件語(yǔ)言設(shè)計(jì),實(shí)現(xiàn)基本的公用電話計(jì)費(fèi)功能,設(shè)計(jì)完整.免費(fèi)下載

  資源簡(jiǎn)介：采用Verilog HDL硬件語(yǔ)言設(shè)計(jì),實(shí)現(xiàn)基本的公用電話計(jì)費(fèi)功能,設(shè)計(jì)完整.

  標(biāo)簽： Verilog HDL 硬件語(yǔ)言設(shè)計(jì) 電話

  上傳時(shí)間： 2014-01-11

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• 實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過,采用Verilog HDL編寫.免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過,采用Verilog HDL編寫.

  標(biāo)簽： QUARTUS Verilog UART 4.0

  上傳時(shí)間： 2013-12-18

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• actel A3P250 fpga用Verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼免費(fèi)下載

  資源簡(jiǎn)介：actel A3P250 fpga用Verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼

  標(biāo)簽： Verilog A3P250 actel fpga

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