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• UART verilog hdl 實(shí)現(xiàn)免費(fèi)下載

  資源簡介：UART verilog hdl 實(shí)現(xiàn)

  標(biāo)簽： verilog UART hdl

  上傳時(shí)間： 2014-01-11

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• verilog hdl實(shí)現(xiàn)I2C功能免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)I2C總線功能

  標(biāo)簽： verilog hdl I2C

  上傳時(shí)間： 2013-11-07

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• verilog hdl實(shí)現(xiàn)I2C功能免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)I2C總線功能

  標(biāo)簽： verilog hdl I2C

  上傳時(shí)間： 2013-11-05

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• 用verilog hdl實(shí)現(xiàn)曼徹斯特編碼的源碼免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)曼徹斯特編碼的源碼

  標(biāo)簽： verilog hdl 曼徹斯特編碼 源碼

  上傳時(shí)間： 2013-12-29

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• 用verilog hdl實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： verilog hdl I2C 總線

  上傳時(shí)間： 2013-12-28

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• 用verilog hdl實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： verilog hdl I2C 總線

  上傳時(shí)間： 2013-12-31

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• verilog hdl實(shí)現(xiàn)的I2C Slave模擬免費(fèi)下載

  資源簡介：verilog hdl實(shí)現(xiàn)的I2C Slave模擬

  標(biāo)簽： verilog Slave hdl I2C

  上傳時(shí)間： 2014-11-17

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• 硬件描述語言,verilog hdl,實(shí)現(xiàn)了解碼器的設(shè)計(jì)免費(fèi)下載

  資源簡介：硬件描述語言,verilog hdl,實(shí)現(xiàn)了解碼器的設(shè)計(jì)

  標(biāo)簽： verilog hdl 硬件描述語言 解碼器

  上傳時(shí)間： 2013-12-22

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• verilog hdl實(shí)現(xiàn)先進(jìn)先出棧免費(fèi)下載

  資源簡介：verilog hdl實(shí)現(xiàn)先進(jìn)先出棧，不含測試文件

  標(biāo)簽： verilog hdl 棧

  上傳時(shí)間： 2015-08-20

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• 原創(chuàng)verilog hdl 實(shí)現(xiàn)CACHE的操作免費(fèi)下載

  資源簡介：原創(chuàng)verilog hdl 實(shí)現(xiàn)CACHE的操作，有需要請(qǐng)下載

  標(biāo)簽： verilog CACHE hdl 操作

  上傳時(shí)間： 2015-09-20

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• aes算法的verilog hdl實(shí)現(xiàn)免費(fèi)下載

  資源簡介：aes算法的verilog hdl實(shí)現(xiàn)，供給大家作為參考 。

  標(biāo)簽： verilog aes hdl 算法

  上傳時(shí)間： 2013-12-18

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• 數(shù)字時(shí)鐘顯示模塊,用verilog hdl 實(shí)現(xiàn)免費(fèi)下載

  資源簡介：數(shù)字時(shí)鐘顯示模塊,用verilog hdl 實(shí)現(xiàn)

  標(biāo)簽： verilog hdl 數(shù)字時(shí)鐘 顯示模塊

  上傳時(shí)間： 2016-03-03

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• 這是關(guān)于2分頻的vhdl實(shí)現(xiàn)和verilog hdl實(shí)現(xiàn)免費(fèi)下載

  資源簡介：這是關(guān)于2分頻的vhdl實(shí)現(xiàn)和verilog hdl實(shí)現(xiàn)，都已經(jīng)仿真驗(yàn)證了其正確性，大家可以對(duì)比參考。

  標(biāo)簽： verilog vhdl hdl 分頻

  上傳時(shí)間： 2014-10-27

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• 用verilog hdl實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。

  標(biāo)簽： verilog hdl 曼徹斯特 編碼器

  上傳時(shí)間： 2013-12-23

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• 用verilog hdl實(shí)現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)的1553B航空電子總線接口。

  標(biāo)簽： verilog 1553B hdl 航空電子

  上傳時(shí)間： 2016-05-19

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• 用verilog hdl實(shí)現(xiàn)的VGA顯示彩條信號(hào)免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)的VGA顯示彩條信號(hào)，其中包括VGA時(shí)序、豎彩條、橫彩條、棋盤格

  標(biāo)簽： verilog hdl VGA 信號(hào)

  上傳時(shí)間： 2016-06-29

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• 用VHADL和verilog hdl實(shí)現(xiàn)帶進(jìn)位的8位加減法器。免費(fèi)下載

  資源簡介：用VHADL和verilog hdl實(shí)現(xiàn)帶進(jìn)位的8位加減法器。

  標(biāo)簽： verilog VHADL hdl 8位

  上傳時(shí)間： 2016-07-12

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• 用verilog hdl實(shí)現(xiàn)了83編碼器.免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)了83編碼器.

  標(biāo)簽： verilog hdl 編碼器

  上傳時(shí)間： 2016-07-15

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• 用FPGA verilog hdl實(shí)現(xiàn)千兆以太網(wǎng)MAC。免費(fèi)下載

  資源簡介：用FPGA verilog hdl實(shí)現(xiàn)千兆以太網(wǎng)MAC。

  標(biāo)簽： verilog FPGA hdl MAC

  上傳時(shí)間： 2014-01-12

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• 用verilog hdl實(shí)現(xiàn)的任意 頻率分頻器源代碼免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)的任意 頻率分頻器源代碼，是一個(gè)通用的程序

  標(biāo)簽： verilog hdl 頻率 分頻器

  上傳時(shí)間： 2014-01-07

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• 用verilog hdl實(shí)現(xiàn)I2C Master Controller 的設(shè)計(jì)免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)I2C Master Controller 的設(shè)計(jì)，包括主程序設(shè)計(jì)和測試程序設(shè)計(jì)

  標(biāo)簽： Controller verilog Master hdl

  上傳時(shí)間： 2014-01-04

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• 用verilog hdl 實(shí)現(xiàn)時(shí)鐘(時(shí)和分)免費(fèi)下載

  資源簡介：用verilog hdl 實(shí)現(xiàn)時(shí)鐘(時(shí)和分)

  標(biāo)簽： verilog hdl 實(shí)現(xiàn)時(shí)鐘 分

  上傳時(shí)間： 2013-12-26

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• 用verilog hdl實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)免費(fèi)下載

  資源簡介：用verilog hdl實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)

  標(biāo)簽： verilog hdl 狀態(tài)

  上傳時(shí)間： 2014-01-22

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• 實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.免費(fèi)下載

  資源簡介：實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.

  標(biāo)簽： QUARTUS verilog UART 4.0

  上傳時(shí)間： 2013-12-18

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• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的verilog hdl源碼免費(fèi)下載

  資源簡介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的verilog hdl源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

  標(biāo)簽： verilog FPGA hdl 多功能

  上傳時(shí)間： 2013-08-18

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• 如何如何使用verilog hdl以及如何使其在FPGA開發(fā)板上實(shí)現(xiàn)免費(fèi)下載

  資源簡介：lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog hdl以及如何使其在FPGA開發(fā)板上實(shí)現(xiàn)

  標(biāo)簽： verilog FPGA hdl 如何使用

  上傳時(shí)間： 2013-08-18

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• 此設(shè)計(jì)采用verilog hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊免費(fèi)下載

  資源簡介：此設(shè)計(jì)采用verilog hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)

  標(biāo)簽： verilog hdl 硬件語言設(shè)計(jì) 開發(fā)板

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• 采用verilog hdl設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理免費(fèi)下載

  資源簡介：采用verilog hdl設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門控電路和譯碼電路

  標(biāo)簽： verilog hdl 開發(fā)板 搶答器

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• 硬件UART源程序verilog hdl免費(fèi)下載

  資源簡介：硬件UART源程序verilog hdl，即相關(guān)文檔

  標(biāo)簽： verilog UART hdl 硬件

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• 用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog hdl進(jìn)行曼徹斯特編碼免費(fèi)下載

  資源簡介：用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog hdl進(jìn)行曼徹斯特編碼，用于通信中

  標(biāo)簽： verilog cpld hdl 曼徹斯特編碼

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