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<s id="4u0w0"></s> 射頻遙控在家電遙控器中的應(yīng)用電路圖
標(biāo)簽： 射頻遙控 家電遙控器 中的應(yīng)用 電路圖
上傳時(shí)間： 2013-11-19
上傳用戶：erkuizhang
PID控制器由比例單元(P)、積分單元(I)和微分單元(D)組成。其輸入e (t)與輸出u (t)的關(guān)系為 u(t)=kp[e(t)+1/TI∫e(t)dt+TD*de(t)/dt] 式中積分的上下限分別是0和t 因此它的傳遞函數(shù)為：G(s)=U(s)/E(s)=kp[1+1/(TI*s)+TD*s] 其中kp為比例系數(shù); TI為積分時(shí)間常數(shù); TD為微分時(shí)間常數(shù).
上傳時(shí)間： 2013-11-04
上傳用戶：jiiszha
PLC 控制系統(tǒng)最初被應(yīng)用于對(duì)離散量的控制,隨著技術(shù)的發(fā)展和實(shí)際工程應(yīng)用的需求,PLC 控制系統(tǒng)也開始用于對(duì)連續(xù)變量的控制。結(jié)合實(shí)際工程,對(duì)PID 模塊指令在Allen2Bradley 公司的PLC 產(chǎn)品中的應(yīng)用,進(jìn) 行闡述說明。
上傳時(shí)間： 2013-10-18
上傳用戶：小寶愛考拉
本文中所討論的功能塊（SFB41/FB41，SFB42/FB42，SFB43/FB43）僅僅是使用于S7 和C7 的CPU 中的循環(huán)中斷程序中。該功能塊，定期計(jì)算所需要的數(shù)據(jù)，保存在指定的DB 中（背景數(shù)據(jù)塊）。允許多次調(diào)用該功能塊.
上傳時(shí)間： 2013-10-13
上傳用戶：wdq1111
在過程控制中，按偏差的比例（P）、積分（I）和微分（D）進(jìn)行控制的PID控制器（亦稱PID調(diào)節(jié)器）是應(yīng)用最為廣泛的一種自動(dòng)控制器。
標(biāo)簽： PID 參數(shù)調(diào)整 講座
上傳時(shí)間： 2013-10-31
上傳用戶：zycidjl
ADC制造商在數(shù)據(jù)手冊(cè)中定義ADC性能的方式令人困惑，并且可能會(huì)在應(yīng)用開發(fā)中導(dǎo)致錯(cuò)誤的推斷。最大的困惑也許就是“分辨率”和“精確度”了——即Resolution和Accuracy，這是兩個(gè)不同的參數(shù)，卻經(jīng)常被混用，但事實(shí)上，分辨率并不能代表精確度，反之亦然。本文提出并解釋了ADC“分辨率”和“精確度”，它們與動(dòng)態(tài)范圍、噪聲層的關(guān)系，以及在諸如計(jì)量等應(yīng)用中的含義。
上傳時(shí)間： 2013-11-06
上傳用戶：gxrui1991
模擬乘法器在運(yùn)算電路中的應(yīng)用 8.6.1 乘法運(yùn)算電路 8.6.2 除法運(yùn)算電路 8.6.3 開方運(yùn)算電路
標(biāo)簽： 模擬乘法器 中的應(yīng)用 運(yùn)算電路
上傳時(shí)間： 2013-10-10
上傳用戶：270189020
本文的目的在于，介紹如何計(jì)算具有狹窄氣隙的圓形轉(zhuǎn)子電機(jī)中的繞組感應(yīng)。我們僅處理理想化的氣隙磁場(chǎng)，不考慮槽、外部周邊或傾斜電抗。但我們將考察繞組磁動(dòng)勢(shì)（MMF）的空間諧頻。 在圖1中，給出了12槽定子的軸截面示意圖。實(shí)際上，所顯示的是薄鋼片的形狀，或用于構(gòu)成磁路的層片。鐵芯由薄片構(gòu)成，以控制渦流電流損耗。厚度將根據(jù)工作頻率而變，在60Hz的電機(jī)中（大體積電機(jī)，工業(yè)用）層片的厚度典型為.014”（.355毫米）。它們堆疊在一起，以構(gòu)成具有恰當(dāng)長(zhǎng)度的磁路。繞組位于該結(jié)構(gòu)的槽內(nèi)。 在圖1中，給出了帶有齒結(jié)構(gòu)的梯形槽，在大部分長(zhǎng)度方向上具有近乎均勻的截面，靠近氣隙處較寬。齒端與相對(duì)狹窄的槽凹陷區(qū)域結(jié)合在一起，通過改善氣隙場(chǎng)的均勻性、增加氣隙磁導(dǎo)、將繞組保持在槽中，有助于控制很多電機(jī)轉(zhuǎn)子中的寄生損耗。請(qǐng)注意，對(duì)于具有名為“形式纏繞”線圈的大型電機(jī)，它具有直邊矩形槽，以及非均勻截面齒。下面的介紹針對(duì)兩類電機(jī)。
標(biāo)簽： 如何計(jì)算 轉(zhuǎn)子 電機(jī) 繞組
上傳時(shí)間： 2013-10-13
上傳用戶：我干你啊
虛短和虛斷的概念 由于運(yùn)放的電壓放大倍數(shù)很大，一般通用型運(yùn)算放大器的開環(huán)電壓放大倍數(shù)都在80 dB以上。而運(yùn)放的輸出電壓是有限的，一般在 10 V～14 V。因此運(yùn)放的差模輸入電壓不足1 mV，兩輸入端近似等電位，相當(dāng)于 “短路”。開環(huán)電壓放大倍數(shù)越大，兩輸入端的電位越接近相等。 “虛短”是指在分析運(yùn)算放大器處于線性狀態(tài)時(shí)，可把兩輸入端視為等電位，這一特性稱為虛假短路，簡(jiǎn)稱虛短。顯然不能將兩輸入端真正短路。 由于運(yùn)放的差模輸入電阻很大，一般通用型運(yùn)算放大器的輸入電阻都在1MΩ以上。因此流入運(yùn)放輸入端的電流往往不足1uA，遠(yuǎn)小于輸入端外電路的電流。故 通常可把運(yùn)放的兩輸入端視為開路，且輸入電阻越大，兩輸入端越接近開路。“虛斷”是指在分析運(yùn)放處于線性狀態(tài)時(shí)，可以把兩輸入端視為等效開路，這一特性 稱為虛假開路，簡(jiǎn)稱虛斷。顯然不能將兩輸入端真正斷路。 在分析運(yùn)放電路工作原理時(shí)，首先請(qǐng)各位暫時(shí)忘掉什么同向放大、反向放大，什么加法器、減法器，什么差動(dòng)輸入……暫時(shí)忘掉那些輸入輸出關(guān)系的公式……這些東東只會(huì)干擾你，讓你更糊涂﹔也請(qǐng)各位暫時(shí)不要理會(huì)輸入偏置電流、共模抑制比、失調(diào)電壓等電路參數(shù)，這是設(shè)計(jì)者要考慮的事情。我們理解的就是理想放大器(其實(shí)在維修中和大多數(shù)設(shè)計(jì)過程中，把實(shí)際放大器當(dāng)做理想放大器來分析也不會(huì)有問題)。
標(biāo)簽： 運(yùn)算放大器 虛斷
上傳時(shí)間： 2013-11-04
上傳用戶：181992417
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問 題。 1) 時(shí)鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時(shí)來達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過采樣 點(diǎn)依次相差90°相位。通過存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
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