51單片機(jī)綜合學(xué)習(xí)系統(tǒng) ISP并口燒寫軟件
標(biāo)簽： ISP 并口 燒寫
上傳時(shí)間： 2013-07-25
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labview串口控制程序.rar labview串口控制程序.rar labview串口控制程序.rar
標(biāo)簽： labview 串口控制 程序
上傳時(shí)間： 2013-08-05
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同步技術(shù)在許多通訊系統(tǒng)中都是至關(guān)重要的，而WCDMA作為第三代移動(dòng)通信的標(biāo)準(zhǔn)之一，對(duì)其同步算法進(jìn)行研究是非常必要的。FPGA在許多硬件實(shí)現(xiàn)中充當(dāng)了很重要的角色，所以研究如何在FPGA上實(shí)現(xiàn)同步算法是非常具有實(shí)際意義的。 本文討論了三步小區(qū)搜索的算法，仿真了其性能，并且對(duì)如何進(jìn)行算法的FPGA移植展開了深入的討論。 本文對(duì)三步小區(qū)搜索的算法按照算法計(jì)算量和運(yùn)算速度的標(biāo)準(zhǔn)分別進(jìn)行了比較和討論，并以節(jié)省資源和運(yùn)行穩(wěn)定為前提進(jìn)行了FPGA移植。最終在主同步中提出了改進(jìn)型的PSC匹配濾波器算法，在FPGA上提出了采用指針型雙口RAM的實(shí)現(xiàn)方式；在輔同步中提出了改進(jìn)型PFHT算法并采用查表遍歷算法判決，在FPGA上提出了用綜合型邏輯方式來實(shí)現(xiàn)；在導(dǎo)頻同步中采用了移位寄存器式擾碼生成算法，并引入了計(jì)分制判決算法。 與以往的WCDMA同步的FPGA實(shí)現(xiàn)相比，本文提出的實(shí)現(xiàn)方案巧妙地利用了FPGA的并行運(yùn)算結(jié)構(gòu)，在XILINX的V4芯片上只用了500個(gè)slice就完成了整個(gè)小區(qū)搜索，最大限度地節(jié)省了資源，為小區(qū)搜索在FPGA中的模塊小型化提供了途徑。
標(biāo)簽： WCDMA FPGA 下行鏈路
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤(rùn)上華0.5μm的工藝庫(kù)，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
標(biāo)簽： FPGA 可配置 端口
上傳時(shí)間： 2013-07-20
上傳用戶：頂?shù)弥?/p>
隨著現(xiàn)代計(jì)算機(jī)技術(shù)、微電子技術(shù)的進(jìn)一步結(jié)合和發(fā)展，可編程邏輯技術(shù)已成為當(dāng)前電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的技術(shù)。通過采用FPGA/EDA技術(shù)，對(duì)通信卡的PCI接口、E1接口、外部邏輯電路進(jìn)行集成，并利用目前通用計(jì)算機(jī)強(qiáng)大的數(shù)字信息處理能力，可大大簡(jiǎn)化CTI硬件的設(shè)計(jì)，降低制造成本，提高系統(tǒng)可靠性。 據(jù)此，本論文提出了基于FPGA/EDA技術(shù)的PCI-E1接口設(shè)計(jì)方法，文中對(duì)PCI總線接口、E1接口及兩接口的互連等相關(guān)技術(shù)進(jìn)行了深入分析，對(duì)各功能模塊和系統(tǒng)進(jìn)行了VHDL建模與仿真。 同時(shí)，論文還介紹了基于ALTERACyclone系列FPGA芯片的PCI-E1接口硬件平臺(tái)的設(shè)計(jì)原理和基于DriverWorks的WDM驅(qū)動(dòng)程序的設(shè)計(jì)方法。 本論文涉及的軟件、硬件系統(tǒng)已經(jīng)開發(fā)、調(diào)試完成。測(cè)試結(jié)果表明：1、論文所研究的PCI接口(主/從設(shè)備)在進(jìn)行配置讀/寫、I/O讀寫、存儲(chǔ)器讀寫及總線的猝發(fā)數(shù)據(jù)傳送等操作中，各項(xiàng)性能符合PCI2.3規(guī)范的要求。 2、論文所研究的E1接口支持成幀和不成幀兩種傳輸方式：在成幀模式下，信息的有效傳送速率為31×64Kbit/s；在不成幀的模式下，信息的有效傳送速率為2.048Mbit/s。E1輸出口各項(xiàng)參數(shù)符合CCITT相關(guān)規(guī)范要求。 3、論文所研究的PCI-E1接口在與現(xiàn)網(wǎng)設(shè)備、模塊的對(duì)接測(cè)試中，性能穩(wěn)定。基于本論文的產(chǎn)品已經(jīng)正式發(fā)布。國(guó)內(nèi)部分廠家已對(duì)該產(chǎn)品進(jìn)行了多方面的綜合測(cè)試，并計(jì)劃將其應(yīng)用到實(shí)際的生產(chǎn)和研究中。 本論文對(duì)于CTI硬件的設(shè)計(jì)是一項(xiàng)嘗試和革新。測(cè)試和應(yīng)用證明該方法行之有效，符合設(shè)計(jì)目標(biāo)，具有較廣闊的應(yīng)用前景。
標(biāo)簽： PCIE1 FPGA 接口設(shè)計(jì)
上傳時(shí)間： 2013-06-02
上傳用戶：wpwpwlxwlx
TKS_COM串口調(diào)試助手在具備一般串口調(diào)試助手功能的同時(shí)增加了對(duì)多串口的實(shí)時(shí)監(jiān)控、橋接、多播和數(shù)據(jù)過濾等功能。
標(biāo)簽： 串口 調(diào)試助手 用戶手冊(cè)
上傳時(shí)間： 2013-04-24
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基于LabVIEW與單片機(jī)串口的信號(hào)處理的研究:介紹了一種利用單片機(jī)采集數(shù)據(jù),LabVIEW作為開發(fā)平臺(tái),二者之間通過串口實(shí)現(xiàn)數(shù)據(jù)通信的數(shù)據(jù)采集系統(tǒng),利用LabVIEW的圖形環(huán)境進(jìn)行頻譜分析。通
標(biāo)簽： LabVIEW 單片機(jī)串口 信號(hào)處理
上傳時(shí)間： 2013-06-24
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系統(tǒng)利用DSl8B20數(shù)字溫度傳感器和STC公司的STC89C52單片機(jī)設(shè)計(jì)成智能溫度采集模塊，采集環(huán)境溫度,將測(cè)得數(shù)據(jù)經(jīng)串口傳送給計(jì)算機(jī)。創(chuàng)新之處是采用虛擬儀器技術(shù)，利用LabVlEW軟件編寫相應(yīng)上位機(jī)軟件，控制采集模塊進(jìn)行溫度采集，串口的數(shù)據(jù)傳輸，然后對(duì)數(shù)據(jù)處理和顯示。
標(biāo)簽： labview 單片機(jī)串口 溫度采集
上傳用戶：kristycreasy
帶CRC串口調(diào)試助手，應(yīng)用于各種數(shù)據(jù)通訊檢測(cè)與調(diào)試
標(biāo)簽： CRC 串口 調(diào)試助手
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DeviceNet現(xiàn)場(chǎng)總線標(biāo)準(zhǔn)作為工業(yè)現(xiàn)場(chǎng)總線的國(guó)際標(biāo)準(zhǔn)，其開放性和先進(jìn)性得到了廣泛關(guān)注和充分肯定。開發(fā)符合DeviceNet現(xiàn)場(chǎng)標(biāo)準(zhǔn)的自動(dòng)化產(chǎn)品意義重大，也是必要的。 文中從現(xiàn)場(chǎng)通用的老式串口（RS232和RS485）與新興DeviceNet網(wǎng)絡(luò)的兼容問題以及模擬量，數(shù)字量和多種總線等多功能的一體化問題為出發(fā)點(diǎn)，以Atmel的32位ARM7高速處理器為開發(fā)平臺(tái)，充分發(fā)揮其處理高速和功能多樣的優(yōu)勢(shì)，同時(shí)結(jié)合DeviceNet現(xiàn)場(chǎng)總線高效和診斷的優(yōu)點(diǎn)，開發(fā)了一個(gè)帶8路數(shù)字量輸入，8數(shù)字量輸出，4路模擬量輸入以及RS232為底層自定義協(xié)議串口，RS485為底層的在線可配置Modbus協(xié)議的DevciceNet一體化通訊網(wǎng)關(guān)。 最后文中還利用雙口RAM的協(xié)同處理能力，構(gòu)成雙CPU處理能力的結(jié)構(gòu)，將avr162的8位處理器處理PROFIBUS總線數(shù)據(jù)，而將32位的ARM7處理器處理DeviceNet總線數(shù)據(jù)。文中特別從系統(tǒng)硬件開發(fā)和軟件開發(fā)兩方面加以闡述，并結(jié)合OMRON PLC主站測(cè)試系統(tǒng)，最終成功給于測(cè)試。 為了便于讀者理解和文章的完整性，本文首先對(duì)DeviceNet現(xiàn)場(chǎng)總線標(biāo)準(zhǔn)做了簡(jiǎn)單介紹；后根據(jù)DeviceNet標(biāo)準(zhǔn)對(duì)所需求的產(chǎn)品的進(jìn)行總體設(shè)計(jì)，以及相應(yīng)的DeviceNet網(wǎng)關(guān)的硬件和軟件的設(shè)計(jì)和開發(fā)。最后，搭建了DeviceNet-Modbus測(cè)試系統(tǒng)和DeviceNet-PROFIBUS DP兩套測(cè)試系統(tǒng)對(duì)所開發(fā)產(chǎn)品進(jìn)行的了功能測(cè)試。本課題按照預(yù)期設(shè)計(jì)思想完成了DeviceNet多功能網(wǎng)關(guān)的軟硬件的開發(fā)，并將系統(tǒng)程序下載到處理器中，在測(cè)試平臺(tái)下能夠長(zhǎng)時(shí)間的正常運(yùn)行，達(dá)到了期望效果。
標(biāo)簽： DeviceNet ARM
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