本論文設(shè)計(jì)了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實(shí)現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進(jìn)制,采樣頻率為10MHz。 論文首先簡要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對系數(shù)放大512倍并取整,并用Matlab對數(shù)字濾波器原理進(jìn)行了證明。同時(shí)簡述了EDA技術(shù)和FPGA設(shè)計(jì)流程。 其次,論文說明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語言在Modelsim環(huán)境下進(jìn)行了功能測試。對于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡單的系數(shù)乘法直接進(jìn)行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計(jì)。而對普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實(shí)現(xiàn)了乘積的運(yùn)算；另外,在本設(shè)計(jì)進(jìn)行部分積累加時(shí),采用舍取冗余位,主要是根據(jù)設(shè)計(jì)時(shí)已對系數(shù)進(jìn)行了放大,而輸出時(shí)又要將結(jié)果相應(yīng)的縮小,所以在累加時(shí),提前對部分積縮小,從而減少了運(yùn)算量,從時(shí)間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進(jìn)行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗(yàn)證時(shí)得到的理想值進(jìn)行了比較,并對所產(chǎn)生的誤差進(jìn)行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計(jì)能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達(dá)150MHz以上。
標(biāo)簽： FPGA FIR 數(shù)字 濾波器設(shè)計(jì)
上傳時(shí)間： 2013-07-15
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渦流無損檢測技術(shù)作為五大常規(guī)無損檢測技術(shù)之一，不僅能夠探測導(dǎo)體表面的涂層厚度，材料成分，組織狀態(tài)以及某些物理量和機(jī)械量，還能檢測材料或構(gòu)件中是否有缺陷并判斷缺陷的形狀、大小、分布、走向。脈沖渦流無損檢測技術(shù)因其激勵信號的頻域特點(diǎn)，具有有效率高，檢測準(zhǔn)確的特性，因而有著廣泛的應(yīng)用前景。 用無損檢測方法進(jìn)行鋼鐵材質(zhì)檢測的研究工作取得了大量成果，然而對于鋼材及其制品的混料、硬度和裂紋質(zhì)量檢測還存在許多難題，如用傳統(tǒng)檢測方法檢測齒輪毛坯的硬度效果不夠理想，而且人工記錄方法較慢。 本文以渦流檢測技術(shù)理論為基礎(chǔ)，系統(tǒng)地分析了脈沖渦流檢測的基本理論。在此基礎(chǔ)上設(shè)計(jì)了一套用于檢測鋼鐵材硬度的脈沖渦流檢測儀器。該脈沖渦流檢測系統(tǒng)可分為硬件、軟件兩個(gè)子系統(tǒng)。整個(gè)系統(tǒng)由激勵源、渦流傳感器、數(shù)據(jù)處理、結(jié)果顯示這四個(gè)主要部分組成。在渦流探傷中，影響渦流的因素很多，產(chǎn)生大量噪聲使得信號分析相對困難。系統(tǒng)以FPGA為開發(fā)平臺，使得信號激勵和信號的采集可以在同一電路中實(shí)現(xiàn)，從而提高了信號處理的精確性，接著利用主成分分析方法去除噪音，提取信號的特征值，建立回歸方程，利用最小二乘法實(shí)現(xiàn)對鋼鐵材質(zhì)硬度的測量。實(shí)驗(yàn)結(jié)果表明，以FPGA為開發(fā)平臺，采用脈沖渦流激勵的方式及相關(guān)的脈沖渦流的主成分分析處理方法，使鋼鐵材質(zhì)硬度的判別準(zhǔn)確率有了很大提高。
上傳時(shí)間： 2013-04-24
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在船舶交管系統(tǒng)中，雷達(dá)信息處理是最重要的組成部分。視頻回波處理中的雜波處理要求實(shí)時(shí)性很高，大約要在一個(gè)距離單元的時(shí)間(0.05-0.1us)內(nèi)完成。雜波處理如恒虛警處理本身比較復(fù)雜，這類處理過程又要求快速，圖像顯示系統(tǒng)要求及時(shí)的把接收到的雷達(dá)方位數(shù)據(jù)從極坐標(biāo)轉(zhuǎn)換成直角坐標(biāo)。在軟件上實(shí)現(xiàn)這些算法雖然精度可以達(dá)到，但是實(shí)時(shí)性問題不能滿足。因此這類問題多采用高速專用數(shù)字設(shè)備來實(shí)現(xiàn)。FPGA在數(shù)字信號處理領(lǐng)域有非常廣闊的應(yīng)用前景，以其優(yōu)良的性能在數(shù)字信號處理中發(fā)揮了重大的作用。CORDIC算法可以在硬件上以很高的精度實(shí)現(xiàn)一些函數(shù)和運(yùn)算。針對以上幾點(diǎn)，本文提出了利用CORDIC算法，基于FPGA來實(shí)現(xiàn)雷達(dá)信號處理和圖像顯示的算法研究，用硬件來實(shí)現(xiàn)正弦、余弦、正切、乘法、除法、指數(shù)和對數(shù)等基本函數(shù)和運(yùn)算，把他們設(shè)計(jì)成為可重用的IP core，這樣可以滿足實(shí)時(shí)性和精度的問題。從而在將來的算法研究中方便的調(diào)用，這樣在算法研究中可以節(jié)約大量的時(shí)間，在一定程度上降低研究的難度。 圍繞雷達(dá)信號處理和圖像顯示，本次課題設(shè)計(jì)主要做了如下工作： 1．對CORDIC算法進(jìn)行分析和研究，以及它在雷達(dá)信號處理和圖像顯示中的影響。 2．成功用硬件描述語言在Xilinx公司軟件ISE的環(huán)境下編寫代碼，在Synplify和Modelsim上做了綜合和仿真。 3．對實(shí)驗(yàn)結(jié)果進(jìn)行精度和速度分析。 4．對雷達(dá)信號處理和圖像顯示的相關(guān)算法進(jìn)行分析和研究。 5．從實(shí)例分析IP core的特點(diǎn)，對算法研究的影響和IP core在雷達(dá)信號處理和圖像顯示中的應(yīng)用。 最終在實(shí)踐環(huán)節(jié)，成功利用CORDIC算法，在FPGA上實(shí)現(xiàn)可重用的IP core，這些IP core能夠以很高的精度實(shí)現(xiàn)一些基本函數(shù)和運(yùn)算，在雷達(dá)信號處理與圖像顯示中起到很大的作用。
標(biāo)簽： FPGA 雷達(dá)信號處理 圖像顯示
上傳時(shí)間： 2013-07-16
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8051系列是至今為止最成功的單片機(jī)之一，在FPGA平臺上研究帶硬件浮點(diǎn)運(yùn)算器的8051是對其在SoC及專用化的方向上的一次邁進(jìn)。文章首先介紹了8051的基本架構(gòu)，包括硬件模塊、指令系統(tǒng)、內(nèi)存分配以及基本外設(shè)。然后講解了在設(shè)計(jì)8051時(shí)如何劃分模塊，每個(gè)模塊的功能與設(shè)計(jì)，同時(shí)也介紹了如何設(shè)計(jì)流水線來加速8051的處理速度。對于浮點(diǎn)運(yùn)算器，文章介紹了IEEE浮點(diǎn)數(shù)的表示方法，包括各種特殊值的表示方法以及作用。在探討浮點(diǎn)運(yùn)算器設(shè)計(jì)的時(shí)候首先是給出了模塊的劃分及其實(shí)現(xiàn)的功能，然后以生動的實(shí)例介紹了加減乘除四種浮點(diǎn)運(yùn)算的算法。在介紹完8051與浮點(diǎn)運(yùn)算器設(shè)計(jì)以后，文章介紹了如何將浮點(diǎn)運(yùn)算器集成到8051上，包括硬件上的數(shù)據(jù)線接口和控制線接口，以及軟件中如何運(yùn)用硬件浮點(diǎn)運(yùn)算器。最后文章給出了此設(shè)計(jì)在ModelSim上的仿真結(jié)果以及在CyclonelIFPGA芯片上的驗(yàn)證過程，可以清楚地看到，與KeilC51軟件庫的浮點(diǎn)運(yùn)算相比，加法運(yùn)算從186個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，減法運(yùn)算從200個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，乘法運(yùn)算從241個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，而除法則由原來的¨lO個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，可見硬件浮點(diǎn)運(yùn)算器使8051在運(yùn)算能力上有了質(zhì)的提高。 筆者也在“Google”和“百度”搜索引擎上，以及“維普數(shù)據(jù)論文網(wǎng)’’上搜索過，都沒有發(fā)現(xiàn)有類似的設(shè)計(jì)，帶硬件浮點(diǎn)運(yùn)算器的8051可謂是一次創(chuàng)新，希望在實(shí)際應(yīng)用中能有用武之地。
標(biāo)簽： FPGA 8051 硬件 浮點(diǎn)運(yùn)算器
上傳時(shí)間： 2013-04-24
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近年來，計(jì)算機(jī)圖形學(xué)應(yīng)用越來越廣泛，尤其是三維(3D)繪圖。3D繪圖使用3D模型和各種影像處理產(chǎn)生具有三維空間真實(shí)感的影像，應(yīng)用于虛擬真實(shí)情況以及多媒體的產(chǎn)品上，且多半是使用低成本的實(shí)時(shí)3D計(jì)算機(jī)繪圖技術(shù)為基礎(chǔ)。在初期3D圖形學(xué)剛起步時(shí)，由于圖形簡單，因此可以利用CPU來運(yùn)算，但隨著圖形學(xué)技術(shù)的發(fā)展，所要繪制的圖形越來越復(fù)雜，這時(shí)如果單純依賴CPU來處理，不能達(dá)到實(shí)時(shí)的要求，因此需要專門的硬件來加速圖形處理，GPU(圖形處理單元)因此出現(xiàn)了。不過由于3D圖形加速硬件的復(fù)雜性和短壽命，這極大地提高了對硬件開發(fā)環(huán)境的需要。為了更好的對設(shè)計(jì)進(jìn)行更改和測試，不能僅僅用專門定制的方法來設(shè)計(jì)，需要其他的方：硬件描述語言(HDL)和FPGA。 隨著計(jì)算機(jī)繪圖規(guī)模的需要，借助輔助硬件資源，來提高圖形處理單元(GPU)處理速度的需求越來越普遍。自從15年前現(xiàn)場可編程門陣列(FPGA)開始出現(xiàn)以來，其在可編程硬件領(lǐng)域所起的作用越來越大。它們在速度、體積和速度方面都有了很大的提高。這意味著FPGA在以前只能使用專用硬件的場合越來越重要。其中一個(gè)應(yīng)用領(lǐng)域就是3D圖形渲染，在這個(gè)研究領(lǐng)域里人們正在利用具有可編程性能的FPGA來幫助改進(jìn)圖形處理單元(GPU)的性能。 能夠在廉價(jià)、可動態(tài)重新配置的FPGA上實(shí)現(xiàn)復(fù)雜算法來輔助硬件設(shè)計(jì)。本文的設(shè)計(jì)就是通過在FPGA上實(shí)現(xiàn)3維圖形幾何處理管線部分功能來提高圖形處理速度。具體實(shí)現(xiàn)中使用硬件描述語言(Verilog HDL)進(jìn)行邏輯設(shè)計(jì)，并發(fā)現(xiàn)問題解決問題。 本文主要特色如下： 1.針對幾何變換換子系統(tǒng)，提出一種硬件實(shí)現(xiàn)方案，該方案能對基本的幾何變換如：平移、縮放、旋轉(zhuǎn)和投影進(jìn)行操作。首先構(gòu)造出總體變換矩陣，隨后進(jìn)行矩陣乘法運(yùn)算，再進(jìn)行投影變換，最后輸出變換座標(biāo)。提出一種脈動陣列結(jié)構(gòu)，用于兩個(gè)矩陣的乘法運(yùn)算。找到一種快捷的方法來實(shí)現(xiàn)矩陣相乘，將能大大提高系統(tǒng)的效率。 2.對于3D圖形裁剪，文中描述了一種裁剪引擎，它能夠處理3D圖形中的裁剪、透視除法以及視口映射的功能。硬件實(shí)現(xiàn)的難度取決于裁剪算法的復(fù)雜程度。我們在Sutherland-Hodgman裁剪算法的基礎(chǔ)上提出一種新的裁剪算法，該算法通過去除冗余頂點(diǎn)以提高處理速度，同時(shí)利用編碼來判斷線段可見性的方法使得硬件實(shí)現(xiàn)變得很容易。 3.最后，我們在FPGA上實(shí)現(xiàn)了幾何變換以及三維裁剪，并與C語言的模擬結(jié)果對比發(fā)現(xiàn)結(jié)果正確，且三維裁剪能夠以3M個(gè)三角形/s的速度運(yùn)行，滿足了圖形流水中的實(shí)時(shí)性要求。
上傳時(shí)間： 2013-04-24
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。快速傅立葉變換(FFT)使離散傅立葉變換的運(yùn)算時(shí)間縮短了幾個(gè)數(shù)量級，在數(shù)字信號處理領(lǐng)域被廣泛應(yīng)用。FFT已經(jīng)成為現(xiàn)代信號處理的重要手段之一。 現(xiàn)場可編程門陣列(FPGA)是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用和發(fā)展，也使電子設(shè)計(jì)的規(guī)模和集成度不斷提高。同時(shí)基于FPGA實(shí)現(xiàn)FFT的設(shè)計(jì)方法和思想被提出。本次設(shè)計(jì)的目的是快速傅立葉變換(FFT)的FPGA實(shí)現(xiàn)。 此文在分析了快速傅立葉算法的基礎(chǔ)上，提出了一種頻率抽取基4 FFT的FPGA設(shè)計(jì)方案，針對現(xiàn)有FFT的FPGA實(shí)現(xiàn)過程中蝶形運(yùn)算需要頻繁乘以多個(gè)旋轉(zhuǎn)因子提出了改進(jìn)方法，減少了旋轉(zhuǎn)因子的乘法次數(shù)和存儲空間，加快了蝶形運(yùn)算的速度，設(shè)計(jì)的地址映射方法，無需運(yùn)算即可得到所需數(shù)據(jù)的存放地址，并結(jié)合采用乒乓結(jié)構(gòu)和流水線方式，來提高快速傅立葉變換(FFT)FPGA實(shí)現(xiàn)的速度。描述了一片F(xiàn)PGA芯片內(nèi)完成了整個(gè)FFT處理器的電路設(shè)計(jì)，經(jīng)過模塊時(shí)序仿真和數(shù)據(jù)的驗(yàn)證及測試，達(dá)到工作在50MHz時(shí)鐘頻率的設(shè)計(jì)要求。最后對后續(xù)設(shè)計(jì)做了描述，并對用FPGA實(shí)現(xiàn)FFT做了展望。
上傳時(shí)間： 2013-04-24
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紋理映射在計(jì)算機(jī)圖形計(jì)算中屬于光柵化階段，處理的是像素，主要的特點(diǎn)是數(shù)據(jù)的吞吐量大，對實(shí)時(shí)系統(tǒng)來說轉(zhuǎn)換的速度是一個(gè)關(guān)鍵的因素，人們尋求各種加速算法來提高運(yùn)算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當(dāng)前的FPGA芯片已經(jīng)能夠運(yùn)算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項(xiàng)工作。 本文主要工作包括以下幾個(gè)方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進(jìn)了MIPmapping映射細(xì)化層次算法及紋理圖像的存儲方式，減少紋理尋址的計(jì)算量，提高紋理存儲的相關(guān)性。詳細(xì)內(nèi)容請閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實(shí)現(xiàn)方案，該方案針對移動設(shè)備對功耗和面積的要求，以及分辨率不高的特點(diǎn)，在參數(shù)空間到紋理地址的計(jì)算中用定點(diǎn)數(shù)來實(shí)現(xiàn)。詳細(xì)內(nèi)容請閱讀第四章。 3、實(shí)現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計(jì)，并給出設(shè)計(jì)的綜合和仿真結(jié)果。詳細(xì)內(nèi)容請閱讀第五章4、實(shí)現(xiàn)了符合IEEE 754單精度標(biāo)準(zhǔn)的乘法、乘累加及除法運(yùn)算器電路。乘法器采用改進(jìn)型Booth編碼電路以減少部分積數(shù)量，用Wallace對部分積進(jìn)行壓縮；乘累加器采用multiply-add fused算法，對關(guān)鍵路徑進(jìn)行了優(yōu)化；除法器為基于改進(jìn)型泰勒級數(shù)展開的查找表結(jié)構(gòu)實(shí)現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時(shí)延，在電路尺寸、延時(shí)及復(fù)雜度方面進(jìn)行了較好的平衡。
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本文針對目前國內(nèi)外基于FPGA實(shí)現(xiàn)模糊控制器的理論、EDA軟件工具的使用以及FPGA 技術(shù)的發(fā)展，對模糊控制器的設(shè)計(jì)作了有益的探索，并達(dá)到了預(yù)期的實(shí)驗(yàn)效果。文章綜述了模糊控制理論的產(chǎn)生、發(fā)展、應(yīng)用現(xiàn)狀以及今后的發(fā)展方向；介紹了模糊邏輯、模糊控制的基本原理和模糊控制器的結(jié)構(gòu)；闡述了常規(guī)模糊控制器的設(shè)計(jì)過程。文章介紹了運(yùn)用 VHDL語言進(jìn)行模糊控制器的設(shè)計(jì)過程。對模糊控制過程中隸屬度函數(shù)的存儲采用了分段存儲法，其設(shè)計(jì)方法簡單，提高了運(yùn)算速度和運(yùn)算精度。采用了“最大－最小”函數(shù)法簡化了模糊控制規(guī)則的推理過程。運(yùn)用“倒數(shù)相乘法”實(shí)現(xiàn)除法器的設(shè)計(jì)，能夠?qū)崿F(xiàn)任意數(shù)的除法運(yùn)算，且精度較高。并以模糊空調(diào)溫度控制器為例進(jìn)行了理論說明和模糊設(shè)計(jì)，并給出了相應(yīng)的VHDL代碼。整體設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA 工具Quartus Ⅱ和Modelsim SE平臺上進(jìn)行了邏輯綜合及功能時(shí)序仿真，綜合與仿真的結(jié)果表明，基于FPGA的模糊控制器芯片消耗較少的硬件資源，達(dá)到了較高的設(shè)計(jì)性能，在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài)，通過在 FPGA開發(fā)板上的驗(yàn)證與測試，測試結(jié)果表明，所設(shè)計(jì)的模糊控制器可滿足實(shí)時(shí)模糊控制的要求。關(guān)鍵詞：模糊邏輯 模糊控制器 VHDL FPGA
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這篇論文以數(shù)字電視條件接收系統(tǒng)為研究對象，系統(tǒng)硬件設(shè)計(jì)以DSP和FPGA為實(shí)現(xiàn)平臺，采用以DSP實(shí)現(xiàn)其加密算法、以FPGA實(shí)現(xiàn)其外圍電路，對數(shù)字電視條件接收系統(tǒng)進(jìn)行設(shè)計(jì)。首先根據(jù)數(shù)字電視條件接收系統(tǒng)的原理及其軟硬分離的發(fā)展趨勢，提出采用 DSP+FPGA結(jié)構(gòu)的設(shè)計(jì)方式，將ECC與AES加密算法應(yīng)用于SK與CW的加密；根據(jù)其原理對系統(tǒng)進(jìn)行總體設(shè)計(jì)，同時(shí)對系統(tǒng)各部分的硬件原理圖進(jìn)行詳細(xì)設(shè)計(jì)，并進(jìn)行 PCB設(shè)計(jì)。其次采用從上而下的設(shè)計(jì)方式，對FPGA實(shí)現(xiàn)的邏輯功能劃分為各個(gè)功能模塊，然后再對各個(gè)模塊進(jìn)行設(shè)計(jì)、仿真。采用Quartus Ⅱ7.2軟件對FPGA實(shí)現(xiàn)的邏輯功能進(jìn)行設(shè)計(jì)、仿真。仿真結(jié)果表明：基于通用加擾算法(CSA)的加擾器模塊，滿足TS流加擾要求；塊加密模塊的最高時(shí)鐘頻率達(dá)到229.89MHz，流加密模塊的最高時(shí)鐘頻率達(dá)到331.27MHz，對于實(shí)際的碼流來說，具有比較大的時(shí)序裕量；DSP接口模塊滿足 ADSP BF-535的讀寫時(shí)序；包處理模塊實(shí)現(xiàn)對加密后數(shù)據(jù)的包處理。最后對條件接收系統(tǒng)中加密算法程序采用結(jié)構(gòu)化、模塊化的編程方式進(jìn)行設(shè)計(jì)。 ECC設(shè)計(jì)時(shí)采用C語言與匯編語言混合編程，充分利用兩種編程語言的優(yōu)勢。將ECC 與AES加密算法在VisualDSP++3.0開發(fā)環(huán)境下進(jìn)行驗(yàn)證，并下載至ADSP BF-535評估板上運(yùn)行。輸出結(jié)果表明：有限域運(yùn)算匯編語言編程的實(shí)現(xiàn)方式，其運(yùn)行速度明顯提高， 192位加法提高380個(gè)時(shí)鐘周期，32位乘法提高92個(gè)時(shí)鐘周期；ECC與AES達(dá)到加密要求。上述工作對數(shù)字電視條件接收系統(tǒng)的設(shè)計(jì)具有實(shí)際的應(yīng)用價(jià)值。關(guān)鍵詞：條件接收，DSP，F(xiàn)PGA，ECC，AEs
標(biāo)簽： DSPFPGA 數(shù)字電視 條件接收系統(tǒng)
上傳時(shí)間： 2013-07-03
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1992年5月，JoeMitola首次明確提出了軟件無線電的概念。軟件無線電將模塊化、標(biāo)準(zhǔn)化的硬件單元連接構(gòu)成硬件平臺，通過軟件加載實(shí)現(xiàn)各種無線通信功能。端到端重配置技術(shù)是在軟件無線電的基礎(chǔ)上發(fā)展起來的，該技術(shù)使通信系統(tǒng)不僅具有重配置的能力，還能提供一體化的重配置管理架構(gòu)，實(shí)現(xiàn)聯(lián)合無線資源管理和網(wǎng)絡(luò)規(guī)劃。端到端重配置技術(shù)已經(jīng)成為軟件無線電的發(fā)展趨勢。 寬帶無線接入(BWA，BroadbandWirelessAccess)是當(dāng)前通信界研究的熱點(diǎn)之一，而WiMax和WiFi是BWA中最熱門的兩個(gè)技術(shù)，所以本文選擇了IEEE802.16-2004與IEEE802.11a，設(shè)計(jì)了基于其物理層標(biāo)準(zhǔn)的可重配置OFDM基帶系統(tǒng)。它們均采用正交頻分復(fù)用技術(shù)(OFDM，OrthogonalFrequencyDivisionMultiplexing)。 本文研究了IEEE802.16-2004與IEEE802.11a物理層標(biāo)準(zhǔn)，結(jié)合Altera公司提供的FPGA開發(fā)工具QuartusⅡ、Mentor公司仿真工具M(jìn)odelsimSE6.0，完成了基于IEEE802.16-2004及IEEE802.11a的可重配置OFDM基帶系統(tǒng)的FPGA設(shè)計(jì)。該設(shè)計(jì)中，對FPGA進(jìn)行重新配置，實(shí)現(xiàn)了802.16-2004與802.11a兩種技術(shù)的完全重配置；通過選擇不同的參數(shù)來調(diào)用不同子模塊，實(shí)現(xiàn)802.16-2004與802.11a內(nèi)部不同調(diào)制技術(shù)的局部重配置。該可重配置基帶系統(tǒng)核心的FFT/IFFT。模塊采用基4按頻率抽取及Cordic算法，消除乘法運(yùn)算，有利于FPGA實(shí)現(xiàn)；在802.16-2004系統(tǒng)中，選取了基于前導(dǎo)序列的符號同步算法，在FPGA中實(shí)現(xiàn)。最后使用開發(fā)軟件、綜合軟件以及仿真軟件分析了系統(tǒng)的性能并給出了系統(tǒng)的性能指標(biāo)。
標(biāo)簽： OFDM FPGA 可重配置 基帶系統(tǒng)
上傳時(shí)間： 2013-05-19
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